摘要：
DC综合简单总结（1） *****************set_dont_touch和set_dont_touch_network**************** ？ 在综合的过程中，为了不让DC工具自动优化一些我们不希望其优化的模块（比如CLK）我们通常都会设置set_ideal_network 阅读全文
摘要：
DC综合简单总结（2） 建立时间和保持时间和数据输出延时时间 一、概念 建立时间和保持时间都是针对触发器的特性说的。 建立时间（Tsu：set up time） 是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被稳定的打入触发器，Tsu就是指这个 阅读全文
摘要：
verdi\debussy的使用技巧 转载from 大西瓜FPGA 大西瓜FPGA-->https://daxiguafpga.taobao.com fsdb display Debussy本身不含模拟器(simulator)，必须呼叫外部模拟器(如Verilog-XL or ModelSim)产生 阅读全文