Quartus II中的Waring（转）
摘要：
1.Found clock-sensitive change during active clock edge at time on register ""原因：vector source file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。措施：编辑vector source file2.Verilog HDL assignment warning at : truncated value with size to match size of target (原因:在HDL设计中对 阅读全文
posted @ 2013-12-08 12:15 lanlingshan 阅读(366) 评论(0) 推荐(0) 编辑
