如何使用SignalTapII观察reg与wire值(真OO无双之真乱舞书http://www.cnblogs.com/oomusou/archive/2008/10/17/signaltap_ii_reg_wire.html)
摘要:
Abstract撰寫Verilog時,雖然每個module都會先用ModelSim或Quartus II自帶的simulator仿真過,但真的將每個module合併時,一些不可預期的『run-time』問題可能才一一浮現,這時得靠SignalTap II來幫忙debug。Introduction使用環境:Quartus II 8.0 + DE2-70 (Cyclone II EP2C70F896C6N)實際使用SignalTap II時,會發現有些reg與wire可以觀察,有些又無法觀察,在(原創) 如何使用SignalTap II觀察reg值? (IC Design) (Quartus II 阅读全文
posted @ 2012-04-25 14:59 lanlingshan 阅读(355) 评论(0) 推荐(0) 编辑