锁相环PLL/DLL
1. 锁相环
锁相环在时钟的处理和产生非常的重要,可以将时钟比作为整个芯片工作的起跳脉搏,主要分为PLL和DLL两大类,其中PLL又分为模拟PLL和数字PLL;DLL也分为模拟DLL和数字DLL。
PLL
PLL(Phase Locked Loop),生成时钟的核心部分是压控振荡器(Voltage-Controlled Oscillator,VCO)。它是可根据输入的电压调整输出频率的振荡器,如下图所示。
它的基本原理是通过负反馈形成闭环从而根据输入的基准时钟Fref控制输出时钟。其中鉴相器(Phase Dectector, PD)就相当于一个比较器,它根据基准时钟Fref和输出时钟Fout的差值转换为控制电压,输出到低通滤波器滤除高频杂波,然后输入到VCO,VCO主频过高则降低电压,反之提升电压,使输出时钟跟随给定的基准时钟。
锁相环(PLL)电路存在于各种高频应用中,从简单的时钟净化电路到用于高性能无线电通信链路的本振(LO),以及失量网络分析仪(VNA)中的超快开关频率合成器。
本文将参考上述各种应用来介绍PLL电路的一些构建模块,以指导器件选择和每种不同应用内部的权衡考虑。
基本配置:时钟净化电路
锁相环的最基本配置是将参考信号(FREF)的相位与可调反馈信号(RFIN)F0的相位进行比较,如图1所示。图2中有一个在频域中工作的负反馈控制环路。当比较结果处于稳态,即输出频 率和相位误差检测器的输入频率和相位匹配时,我们说PLL被锁定。
该电路的第 一个基本元件是鉴频鉴相器(PFD)。 PFD将输入到REFIN的频率 和相位与反馈到RFIN的频率和相位进行比较。
下图是一款可配置为独立PFD(反 馈分频器N=1)的PLL. 因此 它可以与高质量压控晶体振荡器(VCXO)和窄低通滤波器一起使用,以净化高噪声REFIN时钟。
图1 -PLL基本配置
图2 -PLL基本配置
图3中的鉴频鉴相器将+IN端的FREF和-IN 端 FREF输入与和-IN端的反馈信号进行比较。它使用两个D型触发器和一个延迟元件。一路Q输出使用正电流源, 另一路Q输出使能负电流源。这些电流源就是所谓电荷泵。假设本设计中D型触发器由正边沿触发,那么可能状态就如逻辑表中所示。
UP | DOWN | CP OUT |
1 | 0 | +1 |
0 | 1 | -1 |
0 | 0 | 0 |
输入的+IN和-IN作为触发器的时钟信号,通常+IN接设复位后up,down(Q1.Q2)初始状态为00,在+IN上升沿到来时,若HI为1,Q1变为1,并保持为1,Q2为0,直到-IN上升沿到来,Q2变为1,输出Q1Q2变为11,通过与门使两个触发器复位,回到初始状态Q1Q2为00,将输出脉冲Q1Q2高电平错位的宽度变为平均电压可以利用电荷泵实现。取出两输入信号的相位差,若Q1为1,Q2为0,上电流导通,下电流关断,通过上面电流为cpout充电,Q2变为1之后,使Q1复位为0,充电结束。所以电容器电压与与Q1,Q2高电平持续宽度成正比.
使用这种架构,下面+IN端的输入频率高于-IN端(图4)电荷泵输出会推高电流,其在PLL 低通滤波器中积分后,会使VCO调谐电压上开。这样,-IN频率将随着VCO频率的提高而提高。两个PFD输入最终会收敛或锁定到相同频率(图5)。如果 -IN端的输入频率高于+IN端频率,则发生相反的情况。
回到原先需要净化高噪声的时钟例子,时钟、自由运行VCXO和闭环PLL的相位曲线可以建模,
从所属的曲线中中可以看出,REFIN的高 相 位噪声(图6)由低 通 滤波器滤除。由 PLL的参考和PFD电路页献的所有带内噪声都被低通滤波器滤除,只在环路带宽外(图8)留下低得多的VCXO噪声《 图7)。当输出频率等于输入频率时,PLL配置最简单。这种PLL称为时钟净化 PLL。对于此类时钟净化应用,建议使用窄带宽( <1kHz)低通滤波器。
高频整数N分频架 构
为了产生一系列更高频率,应便用VCO 其调谐范围比VCXO更宽。这常用于跳频或扩频跳频(FHSS)应用中。在这种PLL中,输出是参考频率的很多倍。压控振荡器含有可变淍谐元件,例如变容二极管。其电容随输入电压而改变。形成一个可调谐振电路,从而可以产生一系列频率(图9).PLL可以被认为是该VCO的控制系统。
反馈分频器用于将VCO频率分频为PFD频率,从而允许PLL生成PFD频率倍数的输出频率。分频器也可以用在参考路径中,这样就可以使用比PFD频率更高的参考频率。PLL计数器是电路中要考虑的第二个基本元件。
图9.压控振荡器
PLL的关键性能参数是相位噪声, 频率合成过程中的多余副产物或杂散频率(简称杂散)。对于整数N PLL分频,杂散频率由PFD频率产生。来自电荷泵的漏电流会调制VCO的调谐端口。 低通滤波器可减轻这种影响,而而且带宽越窄,对杂散频率的滤波越强。理想单音信号没有噪声或额外杂散频率 (图10)。但在实际应用中,相 位噪声像裙摆一样出现在载波边缘,相如图11所示。单边带相位噪声是指在距离载波的指定频率偏移处,1Hz带宽内相对于载波的噪声 功率。
整数N和小数N分频器
在窄带应用中,通道间隔很窄(通常<5MHz),反馈计数器N很高。通过使用双模P/(P+1)预分频器,如图12所示,可以利用一个小电路获得高N值,并且N值可以利用公司N=BP+A来计算。以9、9预分频器和90的N值为例,计算可得B值为11,A值为2.对于A或2个周期,双模预分频器将进行9分频。对于剩余的(B-A)或9个周期,它将经历8次分频,如表1所示。预分频器通常使用较高频率的电路技术来设计,例如双极性射极耦合逻辑(ECL)电路,而A和B计数器可以接受这种较低频率的预分频器的输出,该预分频器可以使用低速CMOS电路来制造,以减少电路面积和功耗。低频净化PLL消除了对预分频器的需要。
表1 双模预分频器操作
带内(PLL环路滤波器带宽内)相位噪声受N值直接影响,带内噪声增幅为20log(N)。因此,对于N值很高的窄带应用,带内噪声主要由高N值决定。利用小数N分频合成器,可以实现N值低得多但仍有精细分辨率的系统。这样一来,带内相位噪声可以大大降低。图13至图16说明了其实现原理。在这些示例中,使用两个PLL来生成适合于5G系统本振(LO)的7.4 GHz至7.6 GHz频率,通道分辨率为1 MHz。图13以整数N分频配置使用(图13),图14以小数N分频配置使用。图14可以使用50 MHz PFD频率,这会降低N值,从而降低带内噪声,同时仍然支持1 MHz(或更小)的频率步长——可注意到性能改善15 dB(在8 kHz偏移频率处)(图15与图16对比)。但是,图13必须使用1 MHz PFD才能实现相同的分辨率。
图13. 整数N分频PLL
图14. 小数N分频PLL
图15. 整数N分频PLL带内相位噪声
图16. 小数N分频PLL带内相位噪声
对于小数N分频PLL务必要小心,确保杂散不会降低系统性能。对于图13之类的PLL,整数边界杂散(当N值的小数部分接近0或1时产生,例如147.98或148.02非常接近整数值148)最需要关注。解决措施是对VCO输出到RF输入进行缓冲,以及/或者做精心的规划频率,改变REFIN以避免易发生问题的频率。
对于大多数PLL,带内噪声高度依赖于N值,也取决于PFD频率。从带内相位噪声测量结果的平坦部分减去20log(N)和10log(FPFD)得到品质因数(FOM)。选择PLL的常用指标是比较FOM。影响带内噪声的另一个因素是1/f噪声,它取决于器件的输出频率。FOM贡献和1/f噪声,再加上参考噪声,决定了PLL系统的带内噪声。
基准时钟经过分频器后输出频率为Fref/N,并输入到鉴相器。
为了要让鉴相器与反馈频率相同,VCO的输出频率Fvco需要让反馈频率在经过反馈时钟分频器后输出到鉴相器的频率和分频后的基准时钟频率相同,所以Fvco=M/N·Fref。
Fvco经过输出时钟分频器输出的时钟为 Fi=Fref·M/(N·Ki) ,其中Fi为输出频率,Fref为基准时钟的频率,Ki为输出时钟分频比,N为基准时钟分频比,M为反馈时钟分频比。
输出频率为输入频率N/M倍的方法
鉴相器是相位比较装置,用来比较输入信号ui(t)与压控振荡器输出信号uo(t)的相位,它的输出电压ui(t)是对应于这两个信号相位差的函数。
环路滤波器的作用是滤除ud(t)中的高频分量及噪声,以保证环路所要求的性能。
压控振荡器受环路滤波器输出电压uc(t)的控制,使振荡频率向输入信号的频率靠拢,直至两者的频率相同,使得VCO输出信号的相位和输入信号的相位保持某种特定的关系,达到相位锁定的目的。
输入信号ui(t)和本振信号(VCO输出信号)uo(t)分别是正弦和余弦信号,它们在鉴相器内进行比较,鉴相器的输出是一个与两者间的相位差成比例的电压ud(t),一般把ud(t)称为误差电压。
环路低通滤波器滤除鉴相器中的高频分量,然后把输出电压ud(t)加到VCO的输入端,VCO送出的本振信号频率随着输入电压的变化而变化。如果二者频率不一致,则鉴相器的输出将产生低频变化分量并通过低通滤波器使VCO的频率发生变化。只要环路设计恰当,则这种变化将使本振信号的频率一致起来。 最后如果本振信号的频率和输入信号的频率完全一致,两者的相位差将保持某一恒定值,则鉴相器的输出将是一个恒定直流电压(高频分量忽略),环路低通滤波器的输出也是一个直流电压,VCO的频率将停止变化,这时,环路处于“锁定状态”。
2、主要器件
(1)鉴频鉴相器
PLL开始工作时,其VCO的工作频率可能与输入频率偏差很大,PLL需要逐步进入锁定状态,但因为PD仅能检查相位偏差,其频率捕获范围较小。为提高捕获范围需要使用鉴频鉴相器(采用双端输出,可快可慢)(Phase/Frequency Detector,PFD)
①UP和DOWN的电平组合可表示A和B之间的相位频率差。
②QA有输出表示A比B快,接入振荡器使信号振荡更快,进而B信号去追赶A信号,最后达到同步。
③PFD与PD异或门实现不同是PFD只检测上升沿,而PD上升沿/下降沿都会检测。
若AB同时高电平,QA=QB=1,经与门输出Reset=1复位,QA与QB无法出现上升沿。所以加一个delay单元。理想状态是AB对齐,QA和QB会输出一个小脉冲。
PLL中关心的是QA和QB两者的平均输出,所以可以将这两个输出经过低通滤波后,再作差分输出。更普遍的做法是在PFD和环路滤波器之间再插入一个电荷泵(Charge Pump,CP)电路。
电荷泵:将差分信号变成一个单端的输出。
带电荷泵的PFD的线性模型
带电荷泵的PFD的线性模型
(2)环路滤波器
(3)压控振荡器(Voltage Controlled Oscillator)
振荡器会产生一个周期性电压信号输出,其没有输入信号,但是可以持续的输出周期性振荡的电压信号,通常用于电子系统中产生时钟信号。
输入的+IN和-IN作为触发器的时钟信号,设复位后up,down(Q1.Q2)初始状态为00,在+IN上升沿到来时,若HI为1,Q1变为1,并保持为1,Q2为0,直到-IN上升沿到来,Q2变为1,输出Q1Q2变为11,通过与门使两个触发器复位,回到初始状态Q1Q2为00,将输出脉冲Q1Q2高电平错位的宽度变为平均电压可以利用电荷泵实现。取出两输入信号的相位差,若Q1为1,Q2为0,上电流导通,下电流关断,通过上面电流为cpout充电,Q2变为1之后,使Q1复位为0,充电结束。所以电容器电压与与Q1,Q2高电平持续宽度成正比.
DLL(Delay Loop Lock)
(数字倍频,时钟相移,时钟分布对准)
倍频器的信号输出频率为输入频率的整数倍。最简单的数字倍频器可将输入时钟进行适当延迟,然后与原始时钟相异或,生成的信号为原信号的两倍频
输出倍频信号的脉宽由延迟器件决定,同时也可看出,这种电路也是信号边沿检测的一种电路