摘要：
Floorplan注意事项Floorplan的好坏直接决定了Design的成败，需要反复迭代找出最优三要素：Timing，Power, RoutableTiming：内部数据流向合理:横向对比出最佳方案，可根据No module情况使用最少量的module调整标准单元摆放density均匀合理，区域... 阅读全文
摘要：
总结：简单来说，因为flip-flop 端口到 gate 有一段delay，如果clock 那段delay明显要大，setup就可能是负值了；如果flip-flop端口gata那段delay明显太大，hold就可能取负值了。在我看来，二者的作用都是用来微调数据和时钟经过filp-flop传输时的同异... 阅读全文
摘要：
一.Setup time和hold time对频率的影响 setup time和hold up time是由器件cell决定的，一般小于1~2ns，并不随着电路设计的改变而改变。 时钟频率计算方法如下：在不考虑时钟延时抖动等条件下，理想的说：一个信号从触发器的D端到Q端的延时假设是Tcell，从Q... 阅读全文
摘要：
为什么计算setup time的slack时需要考虑加周期，hold time时不需要？总结一：因为计算setup time时，由于存在数据传输data delay，Launch edge与Capture edge并不对应时钟信号source clock的同一个时钟沿，因此需要考虑加周期。单时钟周期... 阅读全文
摘要：
【资料】OCV模式和CPPR模式的技术层面解答：OCV是on-chip variation. 是指在同一个芯片上, 由于制造工艺等原因造成的偏差. 具体表现在到两个ff的clk端的时钟路径. 本来时间应该是一样的. 但是因为制造工艺也就是OCV的原因, 造成工具无法计算的快慢偏差.timing de... 阅读全文