摘要：
今天在编译一个Verilog文件，其中嵌入了VHDL的模块，其VHDL模块如下：entity vhdl_module is generic ( PARA1 : boolean := false; -- boolean型 PARA2 : boolean := false; -- integral型 ); port ( PORT_A: out std_logic; PORT_B: in std_logic; );end vhdl_module;architecture synth of vhdl... 阅读全文