2020年6月8日
Verilog HDL刷题笔记（05）(Circuit-Combinational Logic-Multiplexers)
摘要： 61.Create a one-bit wide, 2-to-1 multiplexer. When sel=0, choose a. When sel=1, choose b. module top_module( input a, b, sel, output out ); assign out 阅读全文
posted @ 2020-06-08 07:59 Kraken 阅读(3268) 评论(0) 推荐(0) 编辑