摘要： Alpha图形叠加算法Matlab+Verilog实现1.1.Alpha算法的研究Alpha通道是一个8位的灰度通道，该通道用256级灰度来记录图像中的透明度信息，定义透明、不透明和半透明区域，其中黑表示全透明，白表示不透明，灰表示半透明[15]。半透明混合算法目前在常用到的算法是AlphaBlend。其算法如下：假设一幅图象是A，另一幅透明的图象是B，那么透过B去看A，看上去的图象C就是B和A的混合图象，设B图象的透明度为alpha(取值为0-1，1为完全透明，0为完全不透明)。Alpha每个通道色彩混合公式如下：R(x)、G(x)、B(x)分别指颜色x的RGB分量原色值。从上面的公式可以知 阅读全文

摘要： 对于PCB的设计， AD提供了详尽的10种不同的设计规则，这些设计规则则包括导线放置、导线布线方法、元件放置、布线规则、元件移动和信号完整性等规则。根据这些规则， Protel DXP进行自动布局和自动布线。很大程度上，布线是否成功和布线的质量的高低取决于设计规则的合理性，也依赖于用户的设计经验。对于具体的电路可以采用不同的设计规则，如果是设计双面板，很多规则可以采用系统默认值，系统默认值就是对双面板进行布线的设置。本章将对Protel DXP的布线规则进行讲解。6.1 设计规则设置进入设计规则设置对话框的方法是在PCB电路板编辑环境下，从Protel DXP的主菜单中执行菜单命令Desing 阅读全文

摘要： Electrical（电气规则）Clearance：安全间距规则Short Circuit：短路规则UnRouted Net：未布线网络规则UnConnected Pin：未连线引脚规则Routing（布线规则）Width：走线宽度规则Routing Topology：走线拓扑布局规则Routing Priority：布线优先级规则Routing Layers：布线板层线规则Routing Corners：导线转角规则Routing Via Style：布线过孔形式规则Fan out Control：布线扇出控制规则Differential Pairs Routing：差分对布线规则SMT（表 阅读全文

摘要： 一．集成库概述 Altium Designer 采用了集成库的概念。在集成库中的元件不仅具有原理图中代表元件的符号，还集成了相应的功能模块。如Foot Print 封装，电路仿真模块，信号完整性分析模块等。（关系图如图1）集成库具有以下一些优点：集成库便于移植和共享，元件和模块之间的连接具有安全性。集成库在编译过程中会检测错误，如引脚封装对应等。二．集成库的创建集成库的创建主要有以下几个步骤1．）创建集成库包2．）增加原理图符号元件3．）为元件符号建立模块联接4．）编译集成库举例：1． 执行 File New Project Integrated Library, 创建一个包装库项目，然后重命 阅读全文

摘要： 1、设计浏览器快捷键：鼠标左击 选择鼠标位置的文档鼠标双击 编辑鼠标位置的文档鼠标右击 显示相关的弹出菜单Ctrl+F4 关闭当前文档Ctrl+Tab 循环切换所打开的文档Alt+F4 关闭设计浏览器DXP2、原理图和PCB通用快捷键：Shift 当自动平移时，快速平移Y 放置元件时，上下翻转X 放置元件时，左右翻转Shift+↑↓←→ 箭头方向以十个网格为增量，移动光标↑↓←→ 箭头方向以一个网格为增量，移动光标Spa... 阅读全文

摘要： 在编译原理图时，引脚和连线旁边出现很多红线，提示 error：signal with no driver。原理图没有加入到Project里。第一次导入没问题，但是改了个元件的封装，在更新一下（Design—Update SCH），点击导入时出现 Unkown Pin。。。解决方案一：把第一张PCB删掉，新建一个PCB再倒入。解决方案二：把改过的元件在PCB中删除，再倒入。以上问题本应该是没问题的，但是可能是我们使用的盗版软件的原因。 用altium designer画完图编译后，出现几百警告，几乎的所有的都是Off grid pin画的图在项目中去编译，独立的不能编译，如果文件不在项目中的话， 阅读全文

摘要： 分三个阶段学习1、第一个阶段：学习H.264，首先要把最基本最必要的资料拿在手里。这些资料包括：标准文档+测试模型+经典文章，在本FTP中能找到。首先看 《H.264_MPEG-4 Part 10 White Paper》（本群的FTP中在“H.264相关论文"经典文章”目录中），看完之后再看《Video coding using the H.264 MPEG-4 AVC compression standard》（本群的FTP中在“H.264相关论文"经典文章”目录中）和《Halsted.Press.H.264.And.MPEG- 4.Video.Compression. 阅读全文

摘要： 原理1 常用的测频方法[1]① 利用电路的某种频率响应特性来测量频率，如谐振测频法[低频测量，应用较广]、电桥测频法[高频、微波段测量]② 利用标准频率与测频进行比较来测量，精度取决于标准频率的准确度，如拍频法[低频]、示波器法[低频]、差频法[高频]③ 电子计数测频法[适用于用数字电路实现]：直接测频法[测周期法和测频率法]和等精度测频法2 频率测量的常用方法直接测频法原理：在一个单位时间t里计数被测信号的上升沿/下降沿的个数N。如t=1s，则被测信号频率为N Hz。优点：过程简单，计算量少，计数的结果就是被测信号的频率缺点：单位时间t的精确影响测量误差；计数个数存在±1的误差，其 阅读全文

摘要： 摘 要： 针对目前常用的运动目标提取易受到噪声影响、易出现阴影和误检漏检等情况，提出了一种基于Sobel算子的彩色边缘图像检测和帧差分相结合的检测方法。首先用Sobel算子提取视频流中连续4帧图像的彩色边缘图像，然后将边缘图像进行隔帧差分相与，提取出较精确的运动目标边缘轮廓。提取的轮廓经过一系列的形态学操作填充，可得到完整的运动目标。实验结果表明,该方法对运动目标边缘轮廓提取准确，抗噪摘 要： 针对目前常用的运动目标提取易受到噪声影响、易出现阴影和误检漏检等情况，提出了一种基于Sobel算子的彩色边缘图像检测和帧差分相结合的检测方法。首先用Sobel算子提取视频流中连续4帧图像的彩色边缘图像， 阅读全文

摘要： 转载 http://blog.csdn.net/tianhai110索贝尔算子（Sobel operator）主要用作边缘检测，在技术上，它是一离散性差分算子，用来运算图像亮度函数的灰度之近似值。在图像的任何一点使用此算子，将会产生对应的灰度矢量或是其法矢量Sobel卷积因子为：该算子包含两组3x3的矩阵，分别为横向及纵向，将之与图像作平面卷积，即可分别得出横向及纵向的亮度差分近似值。如果以A代表原始图像，Gx及Gy分别代表经横向及纵向边缘检测的图像灰度值，其公式如下：具体计算如下：Gx = (-1)*f(x-1, y-1) + 0*f(x,y-1) + 1*f(x+1,y-1) +(-2)* 阅读全文

摘要： 先说SDRAM数 据吞吐量方面的一些思考。由于在一个液晶屏上要显示的两个层的数据都存储在SDRAM中，因此初步的预计，SDRAM每秒需要处理的数据流大体有以下四块：1． 实时采集的视频写入数据量：640*480*16bit*50Hz；2． 实时显示的视频读出数据量：< 640*480*16bit*60Hz；3． 叠加层读出数据量：640*480*16bit*60Hz；4． 叠加层写入数据量：不确定，假设写入一帧的图像数据，为640*480*16bit。对于该项目中使用的SDRAM，每次写入N个数据的时间开销为：N*10ns+80ns；而每次读出N个数据的时间开销为：N*10ns+100n 阅读全文

摘要： 0. 核心频率约束 这是最基本的，所以标号为0。1. 核心频率约束+时序例外约束 时序例外约束包括FalsePath、MulticyclePath、MaxDelay、MinDelay。但这还不是最完整的时序约束。如果仅有这些约束的话，说明设计者的思路还局限在FPGA芯片内部。2. 核心频率约束+时序例外约束+I/O约束 I/O约束包括引脚分配位置、空闲引脚驱动方式、外部走线延时（InputDelay、OutputDelay）、上下拉电阻、驱动电流强度等。加入I/O约束后的时序约束，才是完整的时序约束。FPGA作为PCB上的一个器件，是整个PCB系统时序收敛的一部分。FPGA作为PCB设计的一部 阅读全文

摘要： 1.1 概述 在高速系统中FPGA时序约束不止包括内部时钟约束，还应包括完整的IO时序约束和时序例外约束才能实现PCB板级的时序收敛。因此，FPGA时序约束中IO口时序约束也是一个重点。只有约束正确才能在高速情况下保证FPGA和外部器件通信正确。1.2 FPGA整体概念 由于IO口时序约束分析是针对于电路板整个系统进行时序分析，所以FPGA需要作为一个整体分析，其中包括FPGA的建立时间、保持时间以及传输延时。传统的建立时间、保持时间以及传输延时都是针对寄存器形式的分析。但是针对整个系统FPGA的建立时间保持时间可以简化。 图1.1 FPGA整体时序图 如图1.1所示，为分解的FPGA... 阅读全文

摘要： 1 /********************************************************************************* 2 * Company : 3 * Engineer : 空气微凉 4 * 5 * Create Date : 00:00:00 22/03/2013 6 * Design Name : 7 * Module Name : 8 * P... 阅读全文

摘要： 注：Avalon信号类型命名参考图 1 /********************************************************************************* 2 * Company : 3 * Engineer : 空气微凉 4 * 5 * Create Date : 00:00:00 22/03/2013 6 * Design Name : 7 * Module Name ... 阅读全文

摘要： 简介NIOS II是一个建立在FPGA上的嵌入式软核处理器，除了可以根据需要任意添加已经提供的外设外，用户还可以通过定制用户逻辑外设和定制用户指令来实现各种应用要求。这节我们就来研究如何定制基于Avalon总线的用户外设。SOPC Builder提供了一个元件编辑器，通过这个元件编辑器我们就可以将我们自己写的逻辑封装成一个SOPC Builder元件了。下面，我们就以PWM实验为例，详细介绍一下定制基于Avalon总线的用户外设的过程。我们要将的PWM是基于Avalon总线中的Avalon Memory Mapped Interface (Avalon-MM)，而Avalon总线还有其他类型的 阅读全文

摘要： 最近想使用Nios II里的并口PIO口进行双向操作，即需要输出的时候设置为输出方向，需要输入的时候设置为输入方向。在这期间，因为没认真仔细阅读参考文档，走了一点点的弯路。下面就简单的介绍下并行输入/输出PIO。PIO核概述 具有Avalon接口的并行输入/输出(parallel input/output - PIO)核，在Avalon存储器映射（Avalon Memory-Mapped Avalon-MM）从端口和通用I/O端口之间提供了一个存储器映射接口。I/O端口既可以连接片上用户逻辑，也可以连接到FPGA与外设连接的I/O引脚。 PIO核提供容易的I/O访问用户逻辑或外部设备，在这.. 阅读全文

摘要： 1 /********************************************************************************* 2 * Company : 3 * Engineer : 空气微凉 4 * 5 * Create Date : 00:00:00 22/03/2013 6 * Design Name : 7 * Module Name : 8 * Pr... 阅读全文

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摘要： 1. latch是电平触发，无法实现同步操作，与我们正常的时序逻辑电路设计思路不符。2. latch会对输入电平敏感，受布线延迟影响较大，比较容易导致输出有毛刺产生。3. latch会导致静态时序分析和DFT会很复杂。4. 在ASIC中使用latch的集成度比DFF高，但在FPGA中正好相反，因为FPGA中没有标准的latch单元，但有DFF单元，一个LATCH需要多个LE才能实现。latch的好处：因为使用latch可以timing borrow，在高速电路设计中（timing会很紧），有时候就需要用latch。这次讲一下latch。latch的危害已经说过了，这里不再多说，关键讲一下如何避 阅读全文

摘要： 1 /********************************************************************************* 2 * Company : 3 * Engineer : 空气微凉 4 * 5 * Create Date : 00:00:00 22/03/2013 6 * Design Name : 7 * Module Name : 8 * P... 阅读全文

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摘要： 转自 http://bbs.ednchina.com/BLOG_ARTICLE_3013698.HTM接着，我们要来实际应用这些理论，看看实际工程中如何对这些错综复杂的关系进行分析和处理。如图所示，我们这个例程的分频计数实验中使用了一个时钟信号clk，每一次计数都是基于这个时钟的上升沿。这个时钟哪里来？它的时钟频率如何确定？拍脑袋随便设？非也，咱做事一定要有依有据。如图所示，我们的SF-CY3板载了一颗25MHz的有源晶振，通过管脚分配，我们便将这个时钟引入了设计中。因此，我们这个设计的时钟便要约束为25MHz，即40ns的时钟周期。好，下面我们就动手为这个实例添加时序约束。如图所示，我们点击 阅读全文

摘要： 转自 http://bbs.ednchina.com/BLOG_ARTICLE_3013649.HTM对于FPGA内部而言，通常我们把它的时序路径分为三类基本的约束路径，即：●输入信号pin2reg●内部信号reg2reg●输出信号reg2pin我们逐个来看这三类基本路径分别约束的是那个部分的时序。reg2reg路径约束的对象是路径起始的源寄存器以及最终结束的目的寄存器都在FPGAn内部的路径。如图所示，红色部分是从一个FPGA内部的寄存器到FPGA内部的另一个寄存器的路径，他们共用一个时钟（当然也有不共用一个时钟的reg2reg路径，这种路径的分析会复杂一些，这里不做深入讨论）。对于reg2 阅读全文

摘要： 转自 http://bbs.ednchina.com/BLOG_ARTICLE_3013631.HTM何谓静态时序分析（STA，Static Timing Analysis）？首先，设计者应该对FPGA内部的工作方式有一些认识。FPGA的内部结构其实就好比一块PCB板，FPGA的逻辑阵列就好比PCB板上的一些分立元器件。PCB通过导线将具有相关电气特性的信号相连接，FPGA也需要通过内部连线将相关的逻辑节点导通。PCB板上的信号通过任何一个元器件都会产生一定的延时，FPGA的信号通过逻辑门传输也会产生延时。PCB的信号走线有延时，FPGA的信号走线也有延时。这就带来了一系列问题，一个信号从F. 阅读全文

摘要： 寄存器图可以通过操作以下的寄存器来实现对timer（定时器）内核的操作（仅描述32位计数器）状态寄存器：TO(timeout) :计数器计数到0时，该位置1，之后TO位的值会保持，直到手动清零，向状态寄存器写零，可以清除TO位RUN:只读寄存器，读该寄存器，返回值为1表示计数其正在运行，0表示计数器停止计数，向状态寄存器写值，对该位无影响控制寄存器：ITO（interrupt timeout）：该位为1允许timer在计数为0 时输出中断。该位为0，计数至0时，不输出中断信号.CONT（continuous）：该位控制定时器计数至0 后的动作，该位为1 ，计数器继续运行；该位为0，计数器到0后 阅读全文

摘要： 在SOPC中自定义外设时。可以设置avalon总线的信号时序，以满足外设的要求。一般情况下，可以设为：其中setup为read和write信号之前，address和writedata信号提前建立的时钟周期数。readwait和writewait为read和write信号的保持周期数。hold为write信号后，writedata保持周期数。read latency为readdata滞后address, read等信号的周期数，一般的若readdata设为reg变量，则可以将read latency设为1，避免读取时的延时。若进行如下设置： 阅读全文

摘要： 每天进步一点点------Verilog 测试平台(Testbench) (一) 阅读全文

摘要： void MySobel(IplImage* gray, IplImage* gradient){/* Sobel templatea00 a01 a02a10 a11 a12a20 a21 a22*/unsigned char a00, a01, a02;unsigned char a10, a11, a12;unsigned char a20, a21, a22;CvScalar color ;for (int i=1; iheight-1; ++i){for (int j=1; jwidth-1; ++j){a00 = cvGet2D(gray, i-1, j-1).val[0];a01 阅读全文

摘要： 使用C與C++/CLI實現Sobel Edge Detector。http://www.cnblogs.com/oomusou/archive/2008/07/23/sobel_edge_detector.html 1 /* 2 (C) OOMusou 2007 http://oomusou.cnblogs.com 3 4 Filename : sobel_edge.c 5 Compiler : Visual C++ 8.0 6 Description : Demo the how to use sobel detector on gray level image ... 阅读全文

摘要： 1 module Reset_Delay(iCLK,iRST,oRST_0,oRST_1,oRST_2); 2 input iCLK; 3 input iRST; 4 output reg oRST_0; 5 output reg oRST_1; 6 output reg oRST_2; 7 8 reg [21:0] Cont; 9 10 always@(posedge iCLK or negedge iRST)11 begin12 if(!iRST)13 begin14 Cont =22'h1FFFFF)24 oRST_0 =22'h2FFFFF)26... 阅读全文

摘要： 在QII中的Assignments----Device----Device and pin option-----(选项卡)Dual purpose pin将nCE0　的设置改为：　use as regular IO1.『Error：Can't place pins assigned to pin location Pin_AD25 (IOC_X95_Y2_N1)』錯誤訊息的意義。2. 什麼是Dual-Purpose Pin?3.什麼是nCEO?4.如何使用Quartus II GUI將nCEO設定成regular I/O pin?5.如何使用Tcl將nCEO設定成regular I/ 阅读全文