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软件版本：Vivado2016.1 在使用移位寄存器IP时，对于不同延时拍数的使能延时可能会有问题。 （1）32深度的可变长度移位寄存器，IP生成界面如下图所示。 （2）128深度的可变长度移位寄存器，IP生成界面如下图所示。 仿真查看：同样都是延迟10拍，但对于第二个却延时了11拍。。。奇葩 以上 阅读全文
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需求 为了把xilinx FPGA的官方引脚文件txt转成excel文件（实际官网中有对应的csv文件就是excel文件了。。。） xilinx FPGA引脚地址：https://china.xilinx.com/support/package-pinout-files.html 流程 （1）把下载 阅读全文
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现象 使用JTAG下载程序，发现刚开始下载就出现了End of startup status: LOW错误。但能检测到芯片，证明JTAG没烧毁。 流程 前几次下载都没有问题，然后就有问题了。 （1）怀疑是不是JTAG速率太高了，不应该啊。降低试试，不行。 （2）怀疑软件问题。毕竟有次重启就好了。试了 阅读全文
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现象 使用Xilinx的MIG IP测试外挂DDR3的读写发现一段很短的时间后app_rdy恒为低，并且最后一个读出的数据全是F。 （1）不读写数据，app_rdy正常为高，MIG IP初始化信号为高，怎么看都是初始化完成的状态。 （2）采用vio核模拟复位失活。为了抓到错误点。可以看到读写一段时间 阅读全文
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更新：2020-08-12 14:58:50 修改增加SV语法支持，暂时支持logic、interface，用到别的再改吧。 前言 veirlog模块例化的时候，辣么多的信号端子，手动例化又慢又容易出错，葵花妈妈开课啦，孩子手残老犯错怎么办？ 当然是脚本一劳永逸，妈妈再也不担心手残党。 流程 （1） 阅读全文
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流程 （1）选择tool下的export FPGA： （2）选择厂商，选择器件型号。选择生成文件类型。 以上。 阅读全文
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1 前言 （1） 什么是CRC校验？ CRC即循环冗余校验码：是数据通信领域中最常用的一种查错校验码，其特征是信息字段和校验字段的长度可以任意选定。循环冗余检查（CRC）是一种数据传输检错功能，对数据进行多项式计算，并将得到的结果附在帧的后面，接收设备也执行类似的算法，以保证数据传输的正确性和完整性 阅读全文
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前言 本复位只针对Vivado中的寄存器复位。 什么时候需要复位？到底要不要复位？怎么复位？复位有什么卵用？ 该复位的寄存器需要复位，复位使得寄存器恢复初始值，有的寄存器并不需要复位（数据流路径上）。 官方说法如下：具体可查看ug949。 流程 所以，问题来了，为了不使用复位信号该怎么赋初始值。 注 阅读全文
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软件版本： Modelsim10.4SE ISE14.7 仿真IP：时钟管理IP（clock wizard） 流程： 1.对于Modelsim10.4SE，并不自带Xilinx家的仿真库，因此首先需要编译Xilinx家的器件仿真库； 仿真库解析： ① secureip库：硬核(HARD IP)仿真( 阅读全文
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流程 1.建立好工程后，首先设置综合选项为保留设计的层次结构，方便追查信号。 如下图选项中设置为rebuit/none；none表示不优化设计并保留设计层次，rebuit表示优化设计并保留设计层次。 然后综合你的设计。 一种方法：在源代码待观察信号名前添加(*mark_debug="true"*)综 阅读全文