2020年4月3日
Xilinx 可变长度移位寄存器IP深度导致的延迟问题
摘要： 前言 对于xilinx移位寄存器IP的使用而言，其内部为SLR16/SRL32实现。 当位深小于32时，其可变延迟是正确的。当大于32，其可变延迟为相同延迟加1。 可能是内部多个SLR32之间插入了一个寄存器导致多了一拍。 流程 验证位深小于32和位深大于32的移位寄存器可变延迟关系。 （1）配置两 阅读全文
posted @ 2020-04-03 14:11 小翁同学 阅读(653) 评论(0) 推荐(1) 编辑