2019年9月4日
ZYNQ Block Design中总线位宽的截取与合并操作
摘要： 前言 在某些需求下，数据的位宽后级模块可能不需要原始位宽宽度，需要截位，而某些需求下，需要进行多个数据的合并操作。 在verilog下，截位操作可如下所示： wire [7:0] w_in; wire [3:0] w_out; assign w_out = win[3:0]; 合并操作可如下所示： 阅读全文
posted @ 2019-09-04 16:23 小翁同学 阅读(3111) 评论(0) 推荐(1) 编辑