摘要：questasim作为modelsim的高级版，用着速度还是比modelsim爽很多，基本上所有操作指令都是和modelsim兼容的。 不同版本的vivado兼容的modelsim版本是不一样的，如果使用高版本的vivado而使用低版本的modelsim进行库的编译操作，则可能会报各种错误，所以参照 阅读全文

摘要：参考文档 https://www.cnblogs.com/chengqi521/p/7977616.html 前言 对于ZYNQ的开发，顶层一般为PS+PL，而PL一般会封装成顶层，只露出接口。 而PL的子模块一般会用到Vivado提供的IP，如果是把所有PL端的模块直接导入工程，再想拖到block 阅读全文

摘要：参考文档 https://blog.csdn.net/u011412586/article/details/10009761 前言 对于信号需要跨时钟域处理而言，最重要的就是确保数据能稳定的传送到采样时钟域。 普通的cdc处理方法需要关注时钟域速度的异同，即分慢时钟域到快时钟域、快时钟域到慢时钟域、 阅读全文

摘要：前言 在工程的实际应用场景中，往往是需要最省资源量。而DSP资源和BRAM资源对FPGA来说弥足珍贵。 对于同时存在多个通道的实信号需要做FFT而言，常规做法是每个通道用一个FFT IP，FFT IP的输入为RE+0*j。即输入FFT IP的虚部直接置0。 那有没有可能把这个虚部浪费掉的资源用起来呢 阅读全文