2019年6月4日
modelsim仿真xilinx ram输出均为0
摘要： 现象 在vivado2018.3下生成了RAM IP，丢到modelsim中仿真发现doutb输出均为0。调整AB端口的时钟速率，发现低于5ns不行，输出为0。但5ns以上正常。 解决方法 比对了vivado自带的仿真和modelsim的仿真，时钟设置过小的时候，结果均为0。排除软件问题。 *延长R 阅读全文
posted @ 2019-06-04 17:58 小翁同学 阅读(1098) 评论(0) 推荐(1) 编辑