10 2018 档案
摘要：流程 （1）选择tool下的export FPGA： （2）选择厂商，选择器件型号。选择生成文件类型。 以上。
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摘要：1 前言 （1） 什么是CRC校验？ CRC即循环冗余校验码：是数据通信领域中最常用的一种查错校验码，其特征是信息字段和校验字段的长度可以任意选定。循环冗余检查（CRC）是一种数据传输检错功能，对数据进行多项式计算，并将得到的结果附在帧的后面，接收设备也执行类似的算法，以保证数据传输的正确性和完整性
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摘要：前言 本复位只针对Vivado中的寄存器复位。 什么时候需要复位？到底要不要复位？怎么复位？复位有什么卵用？ 该复位的寄存器需要复位，复位使得寄存器恢复初始值，有的寄存器并不需要复位（数据流路径上）。 官方说法如下：具体可查看ug949。 流程 所以，问题来了，为了不使用复位信号该怎么赋初始值。 注
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摘要：软件版本： Modelsim10.4SE ISE14.7 仿真IP：时钟管理IP（clock wizard） 流程： 1.对于Modelsim10.4SE，并不自带Xilinx家的仿真库，因此首先需要编译Xilinx家的器件仿真库； 仿真库解析： ① secureip库：硬核(HARD IP)仿真(
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摘要：流程 1.建立好工程后，首先设置综合选项为保留设计的层次结构，方便追查信号。 如下图选项中设置为rebuit/none；none表示不优化设计并保留设计层次，rebuit表示优化设计并保留设计层次。 然后综合你的设计。 一种方法：在源代码待观察信号名前添加(*mark_debug="true"*)综
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摘要：前言 vivado中采用TCL脚本语言来作为其命令解释语言。这句话是很重要的，发散下，bat脚本加tcl就很有用了。 像我这种懒鬼，调试和前期验证阶段，可能需N个demo工程，老眼昏花的时候手动创建工程真是对内心的极大考验。 所以，这种繁琐的可重复的工作当然是使用脚本来完成，达到一劳永逸的效果。 流
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摘要：前言 使用场景：在使用In system debug时需要使用按键触发查看相关信号，但不想用板子上的按键。 VIO：Virtual input output，即虚拟IO。 主要用作虚拟IO使用；VIO的输出可以控制模块的输入，VIO的输入可以显示模块的输出值。 连接如下图所示： 假设有一个模块的复位
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摘要：前言 当需要大容量数据存储及处理的时候，FPGA内部自带的存储资源是远远不够的，所以问题来了，怎么使用外带的DDR3？ 首要问题在于DDR3是什么？有没有协议？当然只是需要用Xilinx MIG IP去配置使用的话，DDR3内部信号变化关系不需要太明了，当然明了会更佳，有时间可以看看底层内部架构，只
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