2017年9月5日
Quartus prime16.0 组合逻辑always块中敏感向量表不全
摘要： 前言 组合逻辑always块中向量敏感表不全导致的警告。 流程 1.对于如下代码块： 对于master_din和变量master_dout_reg，两者在组合always块中使用读取，但没有在敏感向量表中，将会导致如下错误： Warning (10235): Verilog HDL Always C 阅读全文
posted @ 2017-09-05 15:51 小翁同学 阅读(1586) 评论(0) 推荐(0) 编辑