FPGA上外挂DDR2&DDR3&MIG IP的使用记录

前言

当需要大容量数据存储及处理的时候，FPGA内部自带的存储资源是远远不够的，所以问题来了，怎么使用外带的DDR3？

首要问题在于DDR3是什么？有没有协议？当然只是需要用Xilinx MIG IP去配置使用的话，DDR3内部信号变化关系不需要太明了，当然明了会更佳，有时间可以看看底层内部架构，只是使用MIG IP去配置DDR3的话不需要像写一个DDR3控制器那么明白。

所需要预先储备的知识：

（1）阅读JEDEC DDR3 SDRAM STANDARD （标准协议）（有空的童鞋可以阅读）；

（2）阅读ug586_7Series_MIS.pdf （XIlinx MIG核配置文档）（必须的）；

（3）百度文库中的高富帅教程，百度一下就可以知道（推荐阅读）；

Xiinx MIG IP为开发者提供了用户接口，极大的降低了开发者控制DDR3的难度，提升开发效率（然并卵）。

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1.看完上述文章后，你就想着怎么在vivado中生成MIG IP呢？

本次配置以NEXYS4开发板作为配置平台；Xilinx vivado 2016.1

NEXY4开发板上自带的DDR为DDR2 型号为MT47H64M16HR-25；

配置DDR3和DDR2基本上是类似的；

（1）打开IP配置界面，搜索MIG：

（2）配置，next：

（3）当然是创建新设计，例化IP的名字修改，由于已经生成好的，所以显示为灰色。

然后选择一个控制器。。。next：

（4）器件引脚适配性选择，目前不需要，next：

（5）选择DDR2类型，next：

（6）clock period表示的是MIG IP的工作时钟，而DDR是双倍率，则对外接口部分的接口速率为X2，不同的器件可选择的范围是不一致的，如果选择为400M，那么接口速率为800M。

PHY to controller clock ratio：工作时钟和用户接口部分的时钟比，本质体现为ui_clk时钟。可能2：1是不可选的，下图中的4：1就表示clock period ：ui_clk = 4：1；

然后选择数据位宽，本次选择为16bit则每次打出的数据为16bit，突发8的话，则rd和wr的data宽度为16*8=128bit。

本DDR2有数据掩模，选上，虽然目前没用到，next：

（7）选择input clock period，这是什么意思呢，如果简单起见，选择为200M，后面会有惊喜，推荐200M。你可以使用晶振的时钟或者内部时钟，后面得相关配置才能用。

选择ODT，板子文档说是50ohms，则选择此项。然后是地址映射，选择bank+row+column的方式，next：

（8）系统时钟与参考时钟的极性选择，如果想用内部的时钟作为系统时钟和参考时钟，那么就选择no buffer选项，如果前面选择了200M系统时钟输入，那么参考时钟会多一个use system clock 的选项，也就是少给一个时钟，不然前面选择的不是200M时钟的话，参考时钟就会贴心的问你要200M时钟。想用PLL的输出作为system clk输入，那么选择no buffer项。参考时钟用use system clock。毕竟对于只有一个外部晶振的话，单独给mig ip就完犊子了，别的时钟不能再使用这个晶振时钟，为了多几个时钟使用，还是用PLL。况且有的板子晶振只有20M的话，你就没得选了，必须用PLL倍频灌入时钟。

debug信号不使用，内部参考引脚做普通输入脚使用，xdc啥的关掉。