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Verilog语言实现并行（循环冗余码）CRC校验

小翁同学 2018-10-25 10:27 阅读:28203 评论:13 推荐:1 编辑

基于FPGA的16阶级联型iir带通滤波器实现

小翁同学 2017-09-22 21:16 阅读:6433 评论:13 推荐:1 编辑

spi master接口的fpga实现

小翁同学 2017-09-07 15:31 阅读:4783 评论:7 推荐:1 编辑

Verilog定义计算位宽的函数clogb2

小翁同学 2017-10-13 17:51 阅读:6767 评论:4 推荐:0 编辑

VISIO使用FPGA时序图、状态机等所需的模具

小翁同学 2022-01-13 17:53 阅读:1754 评论:2 推荐:0 编辑