2018年12月13日
【FPGA】Xilinx-7系的时钟资源与DDR3配置
摘要： 引子： HP中的DDR需要sys_clk和clk_ref两路输入，HR用户功能也需要usr_clk时钟输入。 但是HR资源IO被完全占用，HP中只有bank33的MRCC/SRCC可以作为fpga的时钟输入。以及为了尽量减少差分晶振的数量，需要合理利用内部时钟资源。 一、先弄清楚DDR_contro 阅读全文
posted @ 2018-12-13 10:57 KevinChase 阅读(6373) 评论(0) 推荐(0) 编辑