摘要：
鞋子的组成 面料按档次分为：牛皮，牛反绒，移膜革，PU革。 牛皮：牛皮的两面，也就是头层牛皮，有的称为"除牛反绒"，意思可能不一样。 牛反绒：牛皮的绒面，不光亮的那面，也称二层牛皮，表面要做磨绒处理。 移膜革：是把牛皮边角料打碎了用聚乙烯粘起来，一般皮面比较厚，透气性差。 PU革：这跟真皮就一点关系 阅读全文
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搭建android开发环境，首先需要下载google的aosp包，以及开发板的vendor开发包。在khadas项目中，分别是从tsinghua镜像源和github上同步的。所以要修改manifest清单的fetch地址，告诉repo从哪抓取。https://mirrors.tuna.tsinghu 阅读全文
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Platform: S905D2_U200 g12a_u200_v1#versionU-Boot 2015.01-g40abd73 (Sep 19 2018 - 03:00:24)aarch64-none-elf-gcc (crosstool-NG linaro-1.13.1-4.8-2013.11 阅读全文
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https://github.com/khadas/fenix/blob/master/packages/gcc-arm-none-eabi/package.mk PKG_NAME="gcc-arm-none-eabi" PKG_VERSION="6-2017-q2-update" https:// 阅读全文
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这是一款Xilinx FPGA的下载器。 左侧USB接口经过Cypress的usb控制器CY7C68013A-100AXC做接口转换，然后跟Lattice的LFXP2-17E-6FTN256I通信，这个小FPGA用来实现jtag协议，最后经过SN74LVC244A buffer后输出到jtag接口。 阅读全文
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引子： HP中的DDR需要sys_clk和clk_ref两路输入，HR用户功能也需要usr_clk时钟输入。 但是HR资源IO被完全占用，HP中只有bank33的MRCC/SRCC可以作为fpga的时钟输入。以及为了尽量减少差分晶振的数量，需要合理利用内部时钟资源。 一、先弄清楚DDR_contro 阅读全文
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打开：封装库编辑器 -> 新建封装 “BGA-900_31.0x31.0mm_P1.0mm” 设置：网格 1.0000mm（39.37 mils） 添加焊盘：因为Ball的尺寸是0.6mm，按规定pad做0.5mm，SMD，圆形；关联F.相关层 选中焊盘右键->创建阵列：30x30pin，pitch 阅读全文
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新建symbol，选好存放库，试着放一根pin上去，保存。 接下来只需要用Notepad++等打开.lib编辑即可。 举例，建一个内存颗粒 MT41K256M16 成品效果展示： 除了pin的名字和位置号外； 还需要定义这根pin的起始坐标，以及长度。起始坐标可以从(0, 0)开始，长度最好定义为2 阅读全文
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LVDS接口类型 一种是HR bank的LVDS_25，Vcco=2.5V，也就是通常说的LVDS接口。 The LVDS_25 I/O standard is only available in the HR I/O banks. It requires a VCCO to be powered 阅读全文
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对LVDS接口的研究 LVDS Output VOS – Offset voltage: the common-mode voltage of the LVDS output。 Output Common-Mode voltage 共模输出电压VOCM，在driver端叫做 offset volta 阅读全文
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VIO_IN供电 https://e2e.ti.com/support/power-management/f/196/t/712146?tisearch=e2e-sitesearch&keymatch=tps65916 Note that every GPIO will be configured 阅读全文
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【Part Editor】 阅读全文
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一、 slave端spi >> PMU >> PE 阅读全文
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一、需求 1、支持192-pair LVDS差分接口； 2、支持DDR3-1066接口； 3、50-pin GPIO； 4、多余IO支持； 二、选型 Altera 阅读全文
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Comparator输出结构： // 阅读全文
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号：acer Aspire 4720-z01 (内规5A1G12C) 日期：08年5月 电源：19V-3.42A-65W 接口5.5mm*1.7mm非标准 CPU：Intel Core2 Duo T5550 @1.83GHz Bus@667MHz 内存：DDR2 1024MB @667Mhz 显卡： 阅读全文
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报错，没有debug core！ the clock connected to the debug hub (dbg_hub) core 根因是在调试中，这个debug hub没有工作。 下图两个ila_0，ila_1，分别对应两个时钟clk_out1, clk_out2，然后连到一个hub上。 默 阅读全文
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在FPGA设计中，用户逻辑功能最终在芯片的实体资源上实现，所以逻辑写法不同最终影响两点： 1） 路径延迟； 2） 资源占用； 下面的例子对比非常明显，异步reset与同步reset。 （一） 同步复位 在always block中的所有输入信号都是同步的，A-E & RESET。因为优先级R>S>D 阅读全文
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基础内部包括： 可配置逻辑模块CLB（Configurable Logic Block） 输入输出模块IOB（Input Output Block） 内部连线（Interconnect） FPGA芯片主要由7部分完成：可编程输入输出单元、基本可编程逻辑单元、丰富的布线资源、完整的时钟管理、嵌入块式R 阅读全文