07 2020 档案
摘要:#verilog入门实例一 分频器设计,要求:对输入时钟clk,进行分2、5、10分频。例如输入时钟50Mhz,输出时钟就是25、10、5Mhz。 主要思路: 偶数分频:假设偶数为EVEN,对时钟信号周期进行计数,则先写一个模(EVEN)的计数器,只要计数至EVEN-1则使输出信号翻转,便形成了偶数
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摘要:在爬取小说的过程中,文件大小大于2.56MB,出现停止。 一般会出现“the file size exceeds configured limit.Code insight features are not available” 查阅资料后,在pycharm的help->edit custom pr
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摘要:安装时强制使用国内的源进行安装 感谢https://blog.csdn.net/u013901768/article/details/82343512
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