verilog中的reg型一定对应电路中的寄存器吗

我们通过一个例子进行描述

assign #1 out = q1 ^ q2;

这是在描述一个q1与q2进行相异或的结果，我们也能用另一种方式进行描述:

always @(q1 or q2)
	out = #1 q1 ^ q2;

在第二个代码中，由于out在always中，必须用reg型，因此需要先声明out是reg型。

实际上这两种描述方法所对应的实际硬件电路就是一个异或门,如图所示

可以知道，reg型变量不一定对应电路中的寄存器。