小梅哥视频1--FPGA开发流程

前言： FPGA开发流程

1. 设计定义

2. 设计输入

3. 分析和综合 （Start Analysis & Synthesis）

4. 功能仿真（RTL Simulation）（使用modelsim-altera)

5. 布局布线（Start Complition）

6. 时序/门级仿真 （Gate Level Simulation）（用modelsim-altera)

如果不成功： 修改设计输入
　　　　　　添加时序约束

7. IO 分配以及配置文件的生成 Pin Planner

8. 配置（烧写FPGA）Programmer

1）再进行一次全编译

2）配置（烧写）

9. 在线调试

观察RTL图

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一、设计定义

1. 确定功能

2. 创建工程

注意：
（1）prj 工程文件　　rtl 放verilog代码　　　testbench 放测试代码

（2）仿真工具设置：

二、设计输入

三、分析和综合

快捷键：ctrl + k

四、功能仿真（RTL Simulation）（使用modelsim-altera)

1. 创建testbench文件（文件名为 ...._tb）

2. 编写testbench代码

3. 设置脚本

4. 开始仿真

error：路径报错

5. 设置路径（quartus设置一次就可以）

设置好路径后再来仿真，就能自动打开 modelsim 了。

6. 观察波形

点“预览全局”

就能看到波形了

五、布局布线（也叫全编译）

布局布线警告！

六、时序仿真（门级仿真）Gate Level Simulation

慢速 速度等级为-8 芯片内核电压1.2v 运行的极限温度85℃

注意：

1. 时序仿真就有延时了，还有干扰脉冲。

有一定延迟：

干扰脉冲：

2. 如何测量波形宽度？

1）点击左边上升沿，会有一条黄线出现。点击左下角“黄色的锁定图标”，将其锁定。

2）点击左下角“绿色的加号图标”，添加标线。点击右边下降沿，出现一条黄线后，点击锁定。

3）白色的 0.49ns 就是这个脉冲的宽度

七、IO 分配以及配置文件的生成

1. 管脚分配 Pin planner

• 一个一个输入
• 在excel表格中复制过来
  现在是倒序排列，点一下就变成正序排列
  
  

2. 管脚定义完成

3. 再进行一次全编译

八、配置（烧写FPGA）Programmer

1）再进行一次全编译

2）配置（烧写）

添加文件：

载入 .sof 文件