摘要： Abstract 在Verilog 1995規定，對於沒宣告的信號會自動視為wire，這樣常常造成debug的困難，Verilog 2001另外定義了`default_nettype none，將不再自動產生wire，且目前Quartus II 8.1已經支援。Introduction 很多人抱怨Quartus II對Verilog語法檢查能力很差，如以下的code，Quartus II竟然可以編譯成功。default_nettype_none.v / VerilogCode highlighting produced by Actipro CodeHighlighter (freeware) 阅读全文

摘要： 一、RTL视图二、module sync_module(input VGA_CLK, //800x600input RST_N,output VGA_HS,VGA_VS,valid,output[10:0] X,Y //column and row addr signal);reg[10:0] Count_H;always@(posedge VGA_CLK or negedge RST_N) if(!RST_N) Count_H<=11'd0; else if(Count_H==11'd1056) Count_H<=11'd0; else Count_H&l 阅读全文