摘要： 这几年一直在努力提高自己，从研究所出来后，由于工作的方向变了，自然就接触不了超大规模fpga了。也做不了fft和数字滤波器以及多相滤波等算法。转而在逻辑设计上更加深入的研究了。从千兆以太网的设计和mac的编写，以及sdram的另一种读写方式的研究，就是所谓的切换bank提高读写效率。 最近重新学习... 阅读全文

摘要： Abstract 在Verilog 1995規定，對於沒宣告的信號會自動視為wire，這樣常常造成debug的困難，Verilog 2001另外定義了`default_nettype none，將不再自動產生wire，且目前Quartus II 8.1已經支援。Introduction 很多人抱怨Quartus II對Verilog語法檢查能力很差，如以下的code，Quartus II竟然可以編譯成功。default_nettype_none.v / VerilogCode highlighting produced by Actipro CodeHighlighter (freeware) 阅读全文

摘要： 一、RTL视图二、module sync_module(input VGA_CLK, //800x600input RST_N,output VGA_HS,VGA_VS,valid,output[10:0] X,Y //column and row addr signal);reg[10:0] Count_H;always@(posedge VGA_CLK or negedge RST_N) if(!RST_N) Count_H<=11'd0; else if(Count_H==11'd1056) Count_H<=11'd0; else Count_H&l 阅读全文

摘要： Xilinx FPGA的约束设计和时序分析总结 在进行FPGA的设计时，经常会需要在综合、实现的阶段添加约束，以便能够控制综合、实现过程，使设计满足我们需要的运行速度、引脚位置等要求。通常的做法是设计编写约束文件并导入到综合实现工具，在进行FPGA/CPLD的综合、实现过程中指导逻辑的映射和布局布线。下面主要总结一下Xilinx FPGA时序约束设计和分析。一、周期约束 周期约束是Xilinx FPGA 时序约束中最常见的约束方式。它附加在时钟网线上，时序分析工具会根据周期约束来检查时钟域内所有同步元件的时序是否满足需求。周期约束会自动的寄存器时钟端的反相。如果相邻的两个元件的时钟相位是相.. 阅读全文