文章分类 - 夏宇闻书籍
摘要：# 学习： 1. 阻塞赋值与非阻塞赋值——P 196 1. 非阻塞赋值只能用于寄存器类型变量进行赋值，因此只能用在 initial 块和 always 块中 2. 非阻塞赋值允许其他 Verilog 语句同时操作，可以看做两个过程 1. 在赋值开始时刻，计算非阻塞赋值 RHS 表达式 2. 在赋值结
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摘要：# 学习： 1. 给状态机 case 语句补上 default，并将状态变量设为'bx，这就等于告知综合器：case 语句以及指定了所有的状态——P 177 2. 目前大多数综合器往往不支持在一个 always 模块中由多个事件触发的状态机（即隐含状态机） [一文掌握马尔科夫链与隐马尔可夫模型 -
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摘要：# 学习： 1. 时钟同步的状态机结构（Mealy 状态机）（时序逻辑的输出补单取决于状态还取决于输入）——P 166 所有的触发器的时钟端都连接在一个共同的时钟信号上，所以改变只可能发生在时钟的跳变沿上 2. 时序逻辑电路的输出只取决于当前状态，称为 Moore 状态机（附有状态机结构图）——P
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摘要：# 学习： 1. 在可综合的硬件描述语言中，往往用同步状态机来产生与时钟节拍密切相关（同步）的多个控制信号序列，来使有限的组合逻辑运算器资源得到充分的运行 2. 同步有限状态机是同步时序逻辑的基础 同步有限状态机是电路状态的变化只能**在同一时钟跳变沿时刻发生**的逻辑电路，当然是否跳变还要考虑到输
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摘要：# 学习： 1. 常常用到多位数字量的加法计算，则需要使用并行加法器。并行加法器比串行加法器快很多。 现在采用的较多的是 Carry-Look-Ahead-Adder 加法器（也称超前进位加法器），只是在几个全加器的基础上加了一个超前进位形成逻辑，以减少由于逐位进位信号的传递所造成的延时。 2. 推
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摘要：# 学习： 1. Verilog 模型有不同层级的抽象化： 只从**行为和功能**的角度描述某一电路块，称为**行为模块** 只从**电路结构**的角度描述某一电路块，称为**结构模块** 并且可以分为以下 5 种： 1. 系统级 2. 算法级 3. RTL 级（Register-Transfer-
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摘要：此章含有 28 个练习题 ***** （1）图 8.1 为一个填空练习，将所给各个选项根据以下电路图，填入程序中的适当位置。 ``` module AOI(A,B,C,D,F); //这个地方的AOI的命名忘记了，只写了module input A,B,C,D; output F; assign F
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摘要：# 学习： 1. 提供了监控和输出参数列表中的表达式或变量值的功能——P 100 其参数列表中输出控制格式字符串和输出表列的规则和$display 中一样 $monitor 与 $ display 的不同之处还在于 $monitor 往往在 initial 块中调用，并且要用 $ monitorof
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摘要：# 学习： 1.Verilog的任何过程模块都从属于以下四种： > - initial模块 > - always模块 > - task模块 > - function模块 2.initial功能： >- 赋初值，耗时为0 >- 生成激励波形，作为测试仿真信号 >- 一个模块中可以有多个initial模
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摘要：# 思考题： [网上好的总结](https://www.cnblogs.com/strange-9/articles/15830333.html#_label2) 9.注意是在测试环节，所以使用了initial，而always不可以使用 10.声明一个名为oscillate的寄存器变量并将它初始化为
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摘要：# 学习： ## 1.块语句通常用来将两条或者多条语句组合在一起，块语句分为两种：一种是begin_end语句，通常用来表示顺序执行的语句，用它来标识的块称为顺序块；另一种是fork_join语句，通常用来标识并行执行的语句，用它来标识的块称为并行块。 顺序块有以下特点： （1）块内的语句是按顺序执
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摘要：# 思考题： ## 1.模块由几个部分组成？ 描述接口、描述逻辑功能两部分组成。 ## 2.端口分为几种？ 3种，输入口、输出口、输入/输出口。 ## 3.为什么端口要说明信号的位宽？ 不说明信号位宽可能会在信号发生改变时发生错误，不容易看出接收信号的数据宽度，很难进行数据处理。 ## 4.能否说模
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摘要：# 学习： **Verilog模型可以是实际电路的不同级别抽象，5种：** 1.系统级（system-level）：用语言提供的高级结构能够实现待设计模块的外部性能的模型。 2.算法级（algorithm-level）：用语言提供的高级结构能够实现算法运行的模型。 3.RTL级（register t
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摘要：**代码学习：** ******* [Modules](https://hdlbits.01xz.net/wiki/Module) 此sub-module的声明方式需要掌握。下面的两段话很重要： ``` The hierarchy of modules is created by instantia
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摘要：# 第1章·思考题： ## 1.什么是硬件描述语言?它的主要作用是什么? 硬件描述语言是一种用形式化方式来描述数字电路和系统的语言。它的主要作用是：数字电路系统的设计者利用这种语言可以**从上层到下层(从抽象到具体)（Top_Down）**逐步描述自己的设计思想，用一系列分层次的模块来表示极其复杂的
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摘要：# 绪论·思考题： ## 1.什么是信号处理电路？它通常由哪两大部分组成？ 信号处理电路是进行一些复杂的数字运算和数据处理，并且又有实时响应要求的电路。 它们通常是由高速专用数字逻辑系统或专用数字信号处理器所构成，通常包括**高速数据通道接口**和**高速算法电路**。（书2.数字信号处理 提及）
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