堵塞和非堵塞
堵塞和非堵塞对于软件和硬件概念是一致的：
对于软件：
简单点说:
堵塞就是干不完不准回来，
非堵塞就是你先干，我现看看有其它事没有。完了告诉我一声
我们拿最经常使用的send和recv两个函数来说吧...
比方你调用send函数发送一定的Byte,在系统内部send做的工作事实上仅仅是把传输数据(Copy)到TCP/IP协议栈的输出缓冲区,它运行成功并不代表数据已经成功的发送出去了,假设TCP/IP协议栈没有足够的可用缓冲区来保存你Copy过来的数据的话...这时候就体现出堵塞和非堵塞的不同之处了:对于堵塞模式的socket send函数将不返回直到系统缓冲区有足够的空间把你要发送的数据Copy过去以后才返回,而对于非堵塞的socket来说send会马上返回WSAEWOULDDBLOCK告诉调用者说:"发送操作被堵塞了!!!你想办法处理吧..."
对于recv函数,相同道理,该函数的内部工作机制事实上是在等待TCP/IP协议栈的接收缓冲区通知它说:嗨,你的数据来了.对于堵塞模式的socket来说假设TCP/IP协议栈的接收缓冲区没有通知一个结果给它它就一直不返回:耗费着系统资源....对于非堵塞模式的socket该函数会立即返回,然后告诉你:WSAEWOULDDBLOCK---"如今没有数据,回头在来看看"
扩展:
依照这个定义，事实上绝大多数函数都是同步调用（比如sin, isdigit等）。可是一般而言。我们在说同步、异步的时候。特指那些须要其它部件协作或者须要一定时间完毕的任务。最常见的样例就是 SendMessage。该函数发送一个消息给某个窗体，在对方处理完消息之前，这个函数不返回。当对方处理完毕以后，该函数才把消息处理函数所返回的 LRESULT值返回给调用者。
异步的概念和同步相对。当一个异步过程调用发出后。调用者不能立马得到结果。实际处理这个调用的部件在完毕后，通过状态、通知和回调来通知调用者。以 CAsycSocket类为例（注意，CSocket从CAsyncSocket派生，可是起功能已经由异步转化为同步）。当一个client通过调用 Connect函数发出一个连接请求后。调用者线程立马能够向下运行。当连接真正建立起来以后。socket底 层会发送一个消息通知该对象。这里提到运行部件和调用者通过三种途径返回结果：状态、通知和回调。
能够使用哪一种依赖于运行部件的实现，除非运行部件提供 多种选择，否则不受调用者控制。假设运行部件用状态来通知。那么调用者就须要每隔一定时间检查一次，效率就非常低（有些初学多线程编程的人，总喜欢用一个循 环去检查某个变量的值。这事实上是一种非常严重的错误）。假设是使用通知的方式，效率则非常高。由于运行部件差点儿不须要做额外的操作。
至于回调函数，事实上和通知 没太多差别。
函数仅仅有在得到结果之后才会返回。有人或许会把堵塞调用和同步调用等同起来，实际上它们是不同的。对于同步调用来说。非常多时候当前线程还是激活的，仅仅是从逻辑上当前函数没有返回而已。
比如，我们在CSocket中调用Receive函数，假设缓冲区中没有数据，这个函数就会一直等待，直到有数据才返回。
而此时，当前线程还会继续处理各种各样的消息。假设主窗体和调用函数在同一个线程中，除非你在特殊的界面操作函数中调用，事实上主界面还是应该能够刷新。
socket接收数据的另外一个函数recv则是一个堵塞调用的样例。当socket工作在堵塞模式的时候， 假设没有数据的情况下调用该函数。则当前线程就会被挂起，直到有数据为止。
堵塞对象上能够有非堵塞的调用方式，我们能够通过一定的API去轮询状态，在适当的时候调用堵塞函数，就能够避免堵塞。
而对于非堵塞对象。调用特殊的函数也能够进入堵塞调用。
函数select就是这种一个样例。
对于硬件：
1、堵塞赋值操作符用等号(即 = )表示。
“堵塞”是指在进程语句（initial和always）中，当前的赋值语句阻断了其后的语句，也就是说后面的语句必须等到当前的赋值语句运行完毕才干运行。并且堵塞赋值能够看成是一步完毕的。即：计算等号右边的值并同一时候赋给左边变量。
比如：
当运行“x=next_x;”时，x会马上的到next_x的值。而下一句“y=x;”必须等到“x=next_x;”运行完成才干被运行。
因为这两条语句都没有延迟（相当于导线）。导致他们的等价语句为“y=next_x;”。
赋值是实时的,计算完右面的立即赋值给左边的,然后再运行下一句,操作时串行的,且在一个alway内完毕。
2、非堵塞赋值操作符用小于等于号 (即 <= )表示。
“非堵塞”是指在进程语句（initial和always）中，当前的赋值语句不会阻断其后的语句。非堵塞语句能够觉得是分为两个步骤进行的：
①计算等号右边的表达式的值,(我的理解是：在进入进程后。全部的非堵塞语句的右端表达式同一时候计算。赋值动作仅仅发生在顺序运行到当前非堵塞语句那一刻)。
②在本条赋值语句结束时，将等号右边的值赋给等号左边的变量。
比如：
当运行“x<=next_x;”时。并不会阻断语句“y<=x;”的运行。
因此。语句“y<=x;”中的x的值与语句“x<=next_x;”中的x的值不同：语句“y<=x;”中的x是第一个D触发器的初值（Q0）。
而语句“x<=next_x;”中的x的值是D触发器经过一个同步脉冲后的输出值（Q1）。基于此这个进程产生了与堵塞赋值进程截然不同的结果，即：产生了移位寄存器的效果，next_x à x à y。
简单理解就是，堵塞赋值是按需运行，非堵塞赋值是并行运行。
为了更好地理解上述要点，我们须要对Verilog 语言中的堵塞赋值和非堵塞赋值的功能和运行时间上的区别有深入的了解。为了解释问题方便以下定义两个缩写字：
RHS – 方程式右手方向的表达式或变量可分别缩写为： RHS表达式或RHS变量。 LHS – 方程式左手方向的表达式或变量可分别缩写为： LHS表达式或LHS变量。
IEEE Verilog标准定义了有些语句有确定的运行时间，有些语句没有确定的运行时间。若有两条或两条以上语句准备在同一时刻运行，但因为语句的排列次序不同（而这样的排列次序的不同是IEEE Verilog标准所同意的）， 却产生了不同的输出结果。这就是造成Verilog模块冒险和竞争现象的原因。为了避免产生竞争，理解堵塞和非堵塞赋值在运行时间上的区别是至关重要的。
堵塞赋值
堵塞赋值操作符用等号(即 = )表示。为什么称这样的赋值为堵塞赋值呢？这是由于在赋值时先计算等号右手方向（RHS）部分的值。这时赋值语句不同意不论什么别的Verilog语句的干扰，直到现行的赋值完毕时刻。即把RHS赋值给 LHS的时刻。它才同意别的赋值语句的运行。
一般可综合的堵塞赋值操作在RHS不能设定有延迟。(即使是零延迟也不同意)。
从理论上讲，它与后面的赋值语句仅仅有概念上的先后，而无实质上的延迟。
若在RHS 加上延迟。则在延迟期间会阻止赋值语句的运行, 延迟后才运行赋值，这样的赋值语句是不可综合的。在须要综合的模块设计中不可使用这样的风格的代码。
堵塞赋值的运行能够觉得是仅仅有一个步骤的操作：
计算RHS并更新LHS。此时不能同意有来自不论什么其它Verilog语句的干扰。 所谓堵塞的概念是指在同一个always块中，其后面的赋值语句从概念上（即使不设定延迟）是在前一句赋值语句结束后再開始赋值的。
假设在一个过程块中堵塞赋值的RHS变量正好是还有一个过程块中堵塞赋值的LHS变量，这两个过程块又用同一个时钟沿触发，这时堵塞赋值操作会出现故障，即假设堵塞赋值的次序安排不好，就会出现竞争。若这两个堵塞赋值操作用同一个时钟沿触发。则运行的次序是无法确定的。以下的样例能够说明这个问题。
[例1]. 用堵塞赋值的反馈振荡器
module fbosc1 (y1, y2, clk, rst);
output y1, y2;
input clk, rst;
reg y1, y2;
always @(posedge clk or posedge rst)
if (rst) y1 = 0; // reset
else y1 = y2;
always @(posedge clk or posedge rst)
if (rst) y2 = 1; // preset
else y2 = y1;
endmodule
依照IEEE Verilog 的标准，上例中两个always块是并行运行的。与前后次序无关。假设前一个always块的复位信号先到0时刻，则y1 和y2都会取1，而假设后一个always块的复位信号先到0时刻，则y1 和y2都会取0。这清楚地说明这个Verilog模块是不稳定的会产生冒险和竞争的情况。
非堵塞赋值
非堵塞赋值操作符用小于等于号 (即 <= )表示。为什么称这样的赋值为非堵塞赋值？这是由于在赋值操作时刻開始时计算非堵塞赋值符的RHS表达式，赋值操作时刻结束时更新LHS。在计算非堵塞赋值的RHS表达式和更新LHS期间，其它的Verilog语句，包含其它的Verilog非堵塞赋值语句都能同一时候计算RHS表达式和更新LHS。非堵塞赋值同意其它的Verilog语句同一时候进行操作。非堵塞赋值的操作能够看作为两个步骤的过程：
1) 在赋值时刻開始时，计算非堵塞赋值RHS表达式。
2) 在赋值时刻结束时，更新非堵塞赋值LHS表达式。
非堵塞赋值操作仅仅能用于对寄存器类型变量进行赋值。因此仅仅能用在"initial"块和"always"块等过程块中。非堵塞赋值不同意用于连续赋值。
以下的样例能够说明这个问题：
[例2]. 用非堵塞赋值的反馈振荡器
module fbosc2 (y1, y2, clk, rst);
output y1, y2;
input clk, rst;
reg y1, y2;
always @(posedge clk or posedge rst)
if (rst) y1 <= 0; // reset
else y1 <= y2;
always @(posedge clk or posedge rst)
if (rst) y2 <= 1; // preset
else y2 <= y1;
endmodule
相同，依照IEEE Verilog 的标准，上例中两个always块是并行运行的，与前后次序无关。不管哪一个always块的复位信号先到。 两个always块中的非堵塞赋值都在赋值開始时刻计算RHS表达式，，而在结束时刻才更新LHS表达式。所以这两个always块在复位信号到来后,在always块结束时 y1为0而y2为1是确定的。
从用户的角度看这两个非堵塞赋值正好是并行运行的。
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掌握可综合风格的Verilog模块编程的八个原则会有非常大的帮助。
在编写时牢记这八个要点能够为绝大多数的Verilog用户解决在综合后仿真中出现的90-100% 的冒险竞争问题。
1) 时序电路建模时，用非堵塞赋值。
2) 锁存器电路建模时，用非堵塞赋值。
3) 用always块建立组合逻辑模型时，用堵塞赋值。
4) 在同一个always块中建立时序和组合逻辑电路时。用非堵塞赋值。
5) 在同一个always块中不要既用非堵塞赋值又用堵塞赋值。
6) 不要在一个以上的always块中为同一个变量赋值。
7) 用$strobe系统任务来显示用非堵塞赋值的变量值
8) 在赋值时不要使用 #0 延迟
