从logic数据类型的用法看SystemVerilog的优点
摘要：
对verilog的初学者来说，线网和变量reg之间的不同点，也许是最难的。你有时得用reg而有时却得使用wire，使用来使用去，简直头晕。而在SystemVerilog中，我们将会看到你可以在过去verilog中用reg型或是wire型的地方用logic型来代替。实际上logic是对reg数据类型的改进，使得它除了作为一个变量之外，还可以被连续赋值、门单元和模块所驱动，显然，logic是一个更合适的名字。举个RAM modelling的例子来说明上述问题，我们分别用Verilog和SystemVerilog来实现。//RAM modelling in Verilog1 module mema 阅读全文
posted @ 2011-05-19 18:42 jyaray 阅读(10461) 评论(2) 推荐(3) 编辑
