今天接到面试电话，很是激动，bulabulabulabula说了一堆，开始面试了，问了一些问题，都答上来了，然后说什么应聘嵌入式硬件工程师，我说软件工程师，然后就开始问软件了，就问了spi（泥煤，半年多都没怎么写软件程序了，立马答不上来了，bulabu又是一会，对不起你面试不通过），哎，没通过也就算了，突然觉得备受打击，其实也凸显自身的不足，软件放下那么久，好多都忘了，要慢慢再捡起来了，下面就复习一下SPI了。

串行外设接口 (SPI) 总线是一种运行于全双工模式下的同步串行数据链路。用于在单个主节点和一个或多个从节点之间交换数据。

SPI 总线实施简单，仅使用四条数据信号线和控制信号线（请参见图 1）。

图 1 基本的 SPI 总线

尽管表 1 中的引脚名称取自 Motorola 公司的 SPI 标准，但特殊集成电路的 SPI 端口名称通常与图 1 中所标示的名称有所不同。

表 1 SPI 引脚名称分配

SPI 数据速率通常介于 1 到 70 MHz 之间，字节长度范围从 8 位和 12 位到这些数值的倍数位。

数据传输通常会包含一次数据交换。当主节点向从节点发送数据时，从节点也会向主节点发送数据。为此，主节点的内部移位寄存器和从节点被设置成环形（请参见图 2）。

图 2 两个移位寄存器形成一个内部芯片环形缓冲器

在数据交换之前，主节点和从节点使其内部移位寄存器加载存储器数据。产生时钟信号时，主节点会通过 MOSI 线同步输出其移位寄存器。同时，从节点在 SIMO 处从主节点读取第一位，并将其存储到存储器中，然后通过 SOMI 输出 MSB。主节点会在 MISO 处读取从节点的第一位，并将其存储到存储器中以待稍后处理。整个过程将一直持续，直至交换完所有数据位，然后主节点使时钟空闲并通过 /SS 禁用从节点。

除设置时钟频率之外，主节点还会配置相对于数据的时钟极性和时钟相位。这两个选项分别称作 CPOL 和 CPHA，能够允许时钟信号实现 180 度相移且数据延迟半个时钟周期。图 3 显示了相应的时序图。

图 3 时钟极性和相位的时序图

CPOL = 0 时，时钟在逻辑 0 处空闲：

  • 如果 CPHA = 0，数据会在 SCK 的上升沿上读取，在下降沿上变化。
  • 如果 CPHA = 1，数据会在 SCK 的下降沿上读取，在上升沿上变化。

CPOL = 1时，时钟在逻辑高电平处空闲：

  • 如果 CPHA = 0，数据会在 SCK的下降沿上读取，在上升沿上变化。
  • 如果 CPHA = 1，数据会在 SCK 的上升沿上读取，在下降沿上变化。

图 4 主节点与独立从节点（左）以及菊花链式从节点（右）进行通信

从节点独立寻址时，主节点必须提供多个从选择信号。该结构一般用在数据采集系统中，其中的多个模数转换器 (ADC) 和数模转换器 (DAC) 都必须单独接入。

SPI总线协议介绍（详见http://blog.csdn.net/ce123_zhouwei/article/details/6897293）

一、技术性能
        SPI接口是Motorola 首先提出的全双工三线同步串行外围接口，采用主从模式（Master Slave）架构；支持多slave模式应用，一般仅支持单Master。时钟由Master控制，在时钟移位脉冲下，数据按位传输，高位在前，低位在后（MSB first）；SPI接口有2根单向数据线，为全双工通信，目前应用中的数据速率可达几Mbps的水平。总线结构如下图所示。

二、接口定义
        SPI接口共有4根信号线，分别是：设备选择线、时钟线、串行输出数据线、串行输入数据线。

（1）MOSI：主器件数据输出，从器件数据输入
（2）MISO：主器件数据输入，从器件数据输出
（3）SCLK ：时钟信号，由主器件产生
（4）/SS：从器件使能信号，由主器件控制
三、内部结构

四、 时钟极性和时钟相位
        在SPI操作中，最重要的两项设置就是时钟极性（CPOL或UCCKPL）和时钟相位（CPHA或UCCKPH）。时钟极性设置时钟空闲时的电平，时钟相位设置读取数据和发送数据的时钟沿。
主机和从机的发送数据是同时完成的，两者的接收数据也是同时完成的。所以为了保证主从机正确通信，应使得它们的SPI具有相同的时钟极性和时钟相位。

          SPI接口时钟配置心得：在主设备这边配置SPI接口时钟的时候一定要弄清楚从设备的时钟要求，因为主设备这边的时钟极性和相位都是以从设备为基准的。因此在时钟极性的配置上一定要搞清楚从设备是在时钟的上升沿还是下降沿接收数据，是在时钟的下降沿还是上升沿输出数据。

 
五、传输时序
        SPI接口在内部硬件实际上是两个简单的移位寄存器,传输的数据为8位，在主器件产生的从器件使能信号和移位脉冲下，按位传输，高位在前，低位在后。如下图所示，在SCLK的下降沿上数据改变，上升沿一位数据被存入移位寄存器。

五、数据传输
       在一个SPI时钟周期内，会完成如下操作：
1) 主机通过MOSI线发送1位数据，从机通过该线读取这1位数据；
2) 从机通过MISO线发送1位数据，主机通过该线读取这1位数据。
这是通过移位寄存器来实现的。如下图所示，主机和从机各有一个移位寄存器，且二者连接成环。随着时钟脉冲，数据按照从高位到低位的方式依次移出主机寄存器和从机寄存器，并且依次移入从机寄存器和主机寄存器。当寄存器中的内容全部移出时，相当于完成了两个寄存器内容的交换。

六、优缺点

       SPI接口具有如下优点：

       1) 支持全双工操作；

       2) 操作简单；

       3) 数据传输速率较高。

      同时，它也具有如下缺点：

      1) 需要占用主机较多的口线（每个从机都需要一根片选线）；

      2) 只支持单个主机。

      3) 没有指定的流控制，没有应答机制确认是否接收到数据。

SPI时序详解（详见http://blog.csdn.net/ce123_zhouwei/article/details/6895408）

             SPI总线是Motorola公司推出的三线同步接口，同步串行3线方式进行通信:一条时钟线SCK，一条数据输入线MOSI，一条数据输出线MISO;用于 CPU与各种外围器件进行全双工、同步串行通讯。SPI主要特点有:可以同时发出和接收串行数据;可以当作主机或从机工作;提供频率可编程时钟;发送结束中断标志;写冲突保护;总线竞争保护等。
          SPI总线有四种工作方式(SP0, SP1, SP2, SP3)，其中使用的最为广泛的是SPI0和SPI3方式。SPI模块为了和外设进行数据交换，根据外设工作要求，其输出串行同步时钟极性和相位可以进行配置，时钟极性(CPOL)对传输协议没有重大的影响。如果CPOL=0，串行同步时钟的空闲状态为低电平；如果CPOL=1，串行同步时钟的空闲状态为高电平。时钟相位(CPHA)能够配置用于选择两种不同的传输协议之一进行数据传输。如果 CPHA=0，在串行同步时钟的第一个跳变沿(上升或下降)数据被采样；如果CPHA=1，在串行同步时钟的第二个跳变沿(上升或下降)数据被采样。 
SPI主模块和与之通信的外设音时钟相位和极性应该一致。
         SPI时序详解---SPI接口在模式0下输出第一位数据的时刻SPI接口有四种不同的数据传输时序，取决于CPOL和CPHL这两位的组合。图1中表现了这四种时序，时序与CPOL、CPHL的关系也可以从图中看出。

图1
          CPOL是用来决定SCK时钟信号空闲时的电平，CPOL＝0，空闲电平为低电平，CPOL＝1时，空闲电平为高电平。CPHA是用来决定采样时刻的，CPHA=0，在每个周期的第一个时钟沿采样，CPHA＝1，在每个周期的第二个时钟沿采样。由于我使用的器件工作在模式0这种时序（CPOL＝0，CPHA＝0），所以将图1简化为图2，只关注模式0的时序。

图2
          我们来关注SCK的第一个时钟周期，在时钟的前沿采样数据（上升沿，第一个时钟沿），在时钟的后沿输出数据（下降沿，第二个时钟沿）。首先来看主器件，主器件的输出口（MOSI）输出的数据bit1，在时钟的前沿被从器件采样，那主器件是在何时刻输出bit1的呢？bit1的输出时刻实际上在SCK信号有效以前，比SCK的上升沿还要早半个时钟周期。bit1的输出时刻与SSEL信号没有关系。再来看从器件，主器件的输入口MISO同样是在时钟的前沿采样从器件输出的bit1的，那从器件又是在何时刻输出bit1的呢。从器件是在SSEL信号有效后，立即输出bit1，尽管此时SCK信号还没有起效。

从这张图就可以很清楚的看出主从器件的bit1是怎样输出的
 

详解SPI中的极性CPOL和相位CPHA（http://blog.csdn.net/ce123_zhouwei/article/details/6923293）

           SPI由于接口相对简单（只需要4根线），用途算是比较广泛，主要应用在 EEPROM，FLASH，实时时钟，AD转换器，还有数字信号处理器和数字信号解码器之间。即一个SPI的Master通过SPI与一个从设备，即上述的那些Flash，ADC等，进行通讯。而主从设备之间通过SPI进行通讯，首先要保证两者之间时钟SCLK要一致，互相要商量好了，要匹配，否则，就没法正常通讯了，即保证时序上的一致才可正常讯。而这里的SPI中的时钟和相位，指的就是SCLk时钟的特性，即保证主从设备两者的时钟的特性一致了，以保证两者可以正常实现SPI通讯。
 
          SPI的极性Polarity和相位Phase，最常见的写法是CPOL和CPHA，不过也有一些其他写法，简单总结如下：
(1) CKPOL (Clock Polarity) = CPOL = POL = Polarity = （时钟）极性
(2) CKPHA (Clock Phase)   = CPHA = PHA = Phase = （时钟）相位
(3) SCK=SCLK=SPI的时钟
(4) Edge=边沿，即时钟电平变化的时刻，即上升沿(rising edge)或者下降沿(falling edge)
对于一个时钟周期内，有两个edge，分别称为：
(1)Leading edge=前一个边沿=第一个边沿，对于开始电压是1，那么就是1变成0的时候，对于开始电压是0，那么就是0变成1的时候；
(2)Trailing edge=后一个边沿=第二个边沿，对于开始电压是1，那么就是0变成1的时候（即在第一次1变成0之后，才可能有后面的0变成1），对于开始电压是0，那么就是1变成0的时候；
本博文采用如下用法：
  1. 极性=CPOL
  2. 相位=CPHA
  3. SCLK=时钟
  4. 第一个边沿和第二个边沿
CPOL和CPHA，分别都可以是0或时1，对应的四种组合就是：

 
下面详细介绍。

CPOL极性

           先说什么是SCLK时钟的空闲时刻，其就是当SCLK在发送8个bit比特数据之前和之后的状态，于此对应的，SCLK在发送数据的时候，就是正常的工作的时候，有效active的时刻了。其英文精简解释为：Clock Polarity = IDLE state of SCK。
SPI的CPOL，表示当SCLK空闲idle的时候，其电平的值是低电平0还是高电平1：
CPOL=0，时钟空闲idle时候的电平是低电平，所以当SCLK有效的时候，就是高电平，就是所谓的active-high；
CPOL=1，时钟空闲idle时候的电平是高电平，所以当SCLK有效的时候，就是低电平，就是所谓的active-low；

             从上图中可以看出，(CPOL=0)的SCK 波形，它有（传输）8 个脉冲，而在脉冲传输前和完成后都保持在【低电平状态】。此时的状态就是时钟的空闲状态或无效状态，因为此时没有脉冲，也就不会有数据传输。同理得出，（CPOL=）1 的图，时钟的空闲状态或无效状态时SCK 是保持【高电平的】。

CPHA相位

           首先说明一点，capture strobe = latch = read = sample，都是表示数据采样，数据有效的时刻。相位，对应着数据采样是在第几个边沿（edge），是第一个边沿还是第二个边沿，0对应着第一个边沿，1对应着第二个边沿。
对于：
CPHA=0，表示第一个边沿：
对于CPOL=0，idle时候的是低电平，第一个边沿就是从低变到高，所以是上升沿；
对于CPOL=1，idle时候的是高电平，第一个边沿就是从高变到低，所以是下降沿；
CPHA=1，表示第二个边沿：
对于CPOL=0，idle时候的是低电平，第二个边沿就是从高变到低，所以是下降沿；
对于CPOL=1，idle时候的是高电平，第一个边沿就是从低变到高，所以是上升沿；

            我们看上面的图，发现数据 SI 是对应 SCK 的第一个时钟沿，再仔细看，数据是在SCK的第一个时钟边沿保持稳定【数据被采样捕获】，在下一个边沿改变【SCK 的下降沿数据改变】因此我们得出结论：该系列FLASH 是【数据在第一个时钟沿被采样捕获】或【数据在SPCK 起始边沿捕获，在SPCK 下一个边沿改变】

如何判断CPOL和CPHA

            如果起始的SCLK的电平是0，那么CPOL=0，如果是1，那么CPOL=1，然后看数据采样时刻，即时序图数据线上的数据那个矩形区域的中间所对应的位置，对应到上面SCLK时钟的位置，对应着是第一个边沿或是第二个边沿，即CPHA是0或1。（对应的是上升沿还是还是下降沿，要根据对应的CPOL的值，才能确定）。
（1）如何判断CPOL：SCLK的空闲时候的电压，是0还是1，决定了CPOL是0还是1；
（2）如何判断CPHA：而数据采样时刻对应着的SCLK的电平，是第一个边沿还是第二个边沿，对应着CPHA为0还是1。
 

SCLK的极性，相位，边沿之间的内在逻辑
 
最后来看一下S3C2440的SPI的CPOL和CPHA，结合前面讲的理论知识，下面的图就很好理解啦！