02 2021 档案

摘要:一、设计目标 写一个FIFO控制器,控制器里有两个FIFO,输入的数据由串行接收模块(uart_rx_module)送来,一共有86行86列的数据,按0、1、2行,1、2、3行,直到最后83、84、85行,每3行为一组进行加操作,即每一组的每一列三个数进行相加,每一组要加86次。传过来的第一行数据先 阅读全文
posted @ 2021-02-02 18:33 橘子哥哥hym 阅读(1062) 评论(0) 推荐(0)