摘要： Verilog中宏定义位宽带来的问题 宏定义在C语言程序中的使用司空见惯，他的好处就在于可以大大提高代码的可读性和可移植性。而在verilog中，也支持这个语法，在很多开源代码中也都能看到`define的身影。但是它的使用和C语言可不完全一样，很多时候需要非常小心和谨慎。其中最可能让设计者犯错的就是它的位宽问题。特权同学就吃过这个亏，因此有必要在此专门撰文讨论一下，不仅给自己提个醒，它希望读者您少走弯路。先简单的复习一下define在verilog基本语法书中的一些定义和简单的使用说明。宏定义 `define：用一个指定的标识符（即名字）来代表一个字符串，它的一般形式为:`define 标识符 阅读全文

摘要： 以下内容转载自EDACN 1.Found clock-sensitive change during active clock edge at time <time> on register "<name>"原因：vector source file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。措施：编辑vector source file 2.Verilog HDL assignment warning at <location>: truncat 阅读全文