摘要: Source Insight 3.X utf8支持插件震撼发布 继上次SI多标签插件之后,因为公司内部编码改为utf8编码,因此特意做了这个Source Insight 3.X utf8插件. 下载地址:[点我] 安装说明: 解压msimg32.dll sihook.dll siutf8.dll 到 阅读全文
posted @ 2016-08-03 17:23 THC_jutyy 阅读(296) 评论(0) 推荐(0) 编辑
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posted @ 2015-08-19 09:36 THC_jutyy 阅读(1) 评论(0) 推荐(0) 编辑
摘要: 在Linux的系统下如何才能修改IP信息以前总是用ifconfig修改,重启后总是得重做。如果修改配置文件,就不用那么麻烦了~A、修改ip地址即时生效:# ifconfig eth0 192.168.0.20 netmask 255.255.255.0启动生效:修改/etc/sysconfig/ne... 阅读全文
posted @ 2015-06-12 13:32 THC_jutyy 阅读(190) 评论(0) 推荐(0) 编辑
摘要: KeilC51中将工程中没有调用的函数不进行编译的方法把Target Options中的Device页中选上"Use Extended Linker(LX51)instead of BL51",然后在LX51 Misc页中的Misc Control中填入"REMOVEUNUSED",确认后重新编译即可自动去掉未调用的函数。 阅读全文
posted @ 2013-10-19 22:26 THC_jutyy 阅读(811) 评论(0) 推荐(0) 编辑
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posted @ 2012-09-28 10:52 THC_jutyy 阅读(0) 评论(0) 推荐(0) 编辑
摘要: 热电偶运放一般用LM324和IC7650,冷端补偿用一个51欧姆的铜热电阻串接入桥臂电路。理论上测量是以冷端在零度为标准测量的,然而,通常测量时仪表是处于室温之下的,由于冷端不为零度,造成热电势差减小,使测量不准,出现错误。所做的补偿措施就是冷端温度补偿 . 热电偶测量温度时要求其冷端(测量端为热端,通过引线与测量电路连接的端称为冷端)的温度保持不变,其热电势大小才与测量温度呈一定的比例关系。若测量时,冷端的(环境)温度变化,将影响严重测量的准确性。在冷端采取一定措施补偿由于冷端温度变化造成的影响称为热电偶的冷端补偿。 热电偶的冷端补偿通常采用在冷端串联一个由热电阻构成的电桥。电桥的三个桥臂为 阅读全文
posted @ 2012-09-27 23:36 THC_jutyy 阅读(475) 评论(0) 推荐(0) 编辑
摘要: 电容在大家平时的电路设计中是不可缺少的,但是很多的人都会进入一个电容使用的误区,就是电容的容值越大越好,滤波效果越好。其实并不是这样的,简单的说,就是大容值电容滤低频噪声,小容值电容滤高频噪声。下面用比较通俗的语言来解释其中的原因。电容的工作的实质是充电和放电的过程。以电容不存储任何电量为初始状态,大容值的电容在电路中达到与电路中的电压平衡需要充入的电荷量就要多,就需要更长的时间,低频噪声能够满足其时间上的要求,但如果放在高频率噪声的电路中,频率高,大容值电容的充放电反应不过来,达不到滤波的目的,这时候就要采用小容值的电容。小容值的电容,充放电时间短,能够满足滤波的目的。总之,滤波的频率随电容 阅读全文
posted @ 2012-09-26 21:19 THC_jutyy 阅读(262) 评论(0) 推荐(0) 编辑
摘要: 去耦电容、旁路电容和滤波电容(资料整合)热1已有 894 次阅读 2009-10-29 09:03 标签: 电容 旁路 去耦 滤波 资料定义 可将混有高频电流和低频电流的交流电中的高频成分旁路掉的电容,称做“旁路电容”。 例如当混有高频和低频的信号经过放大器被放大时,要求通过某一级时只允许低频信号输入到下一级,而不需要高频信号进入,则在该级的输出端加一个适当大小的接地电容,使较高频率的信号很容易通过此电容被旁路掉(这是因为电容对高频阻抗小),而低频信号由于电容对它的阻抗较大而被输送到下一级放大 对于同一个电路来说,旁路(bypass)电容是把输入信号中的高频噪声作为滤除对象,把前级携带的... 阅读全文
posted @ 2012-09-26 21:11 THC_jutyy 阅读(712) 评论(0) 推荐(0) 编辑
摘要: Verilog中宏定义位宽带来的问题 宏定义在C语言程序中的使用司空见惯,他的好处就在于可以大大提高代码的可读性和可移植性。而在verilog中,也支持这个语法,在很多开源代码中也都能看到`define的身影。但是它的使用和C语言可不完全一样,很多时候需要非常小心和谨慎。其中最可能让设计者犯错的就是它的位宽问题。特权同学就吃过这个亏,因此有必要在此专门撰文讨论一下,不仅给自己提个醒,它希望读者您少走弯路。先简单的复习一下define在verilog基本语法书中的一些定义和简单的使用说明。宏定义 `define:用一个指定的标识符(即名字)来代表一个字符串,它的一般形式为:`define 标识符 阅读全文
posted @ 2012-09-14 12:52 THC_jutyy 阅读(154) 评论(0) 推荐(0) 编辑
摘要: 以下内容转载自EDACN 1.Found clock-sensitive change during active clock edge at time <time> on register "<name>"原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。措施:编辑vector source file 2.Verilog HDL assignment warning at <location>: truncat 阅读全文
posted @ 2012-09-14 10:16 THC_jutyy 阅读(438) 评论(0) 推荐(0) 编辑