justkeen

2021年5月31日

摘要：前三个寄存器是读写寄存器（控制寄存器）（一）地址0x00 ：32bit bit[0]通道使能，1打开，0关闭。复位1. bit[2:1]优先级，0最高 bit[5:3]数据包长度，是解码对应的。 0 >长度为4 1 >8 2 >16 3-->32 4-7 >32（暂时） bit[31:6]保留的位阅读全文

posted @ 2021-05-31 09:13 justkeen 阅读(922) 评论(0) 推荐(0) 编辑

2021年5月30日

System Verilog MCDF（二）

摘要：整形器的接口时序： reg，grant是维持了两个clk的。 chid ，length在发送数据期间不可以变化。第一个data数据必须在start上升沿的同一个clk发送。 reg，grant两者之间至少相差一个clk。 grand表示自己的内存足够存储要求数据的长度的空间。表示的数据包能够接受。阅读全文

posted @ 2021-05-30 20:46 justkeen 阅读(130) 评论(0) 推荐(0) 编辑

System Verilog MCDF（一）

摘要：阅读全文

posted @ 2021-05-30 20:34 justkeen 阅读(83) 评论(0) 推荐(0) 编辑

2021年5月29日

System Verilog设计例化和连接

摘要：阅读全文

posted @ 2021-05-29 19:06 justkeen 阅读(419) 评论(0) 推荐(0) 编辑

System Verilog过程块和方法

摘要：阅读全文

posted @ 2021-05-29 18:42 justkeen 阅读(122) 评论(0) 推荐(0) 编辑

SystemVerilog数组（一）