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SystemVerilog MCDF验证结构

MCDF的设计和验证花费的时间:(工作中假设的时间)

 

 

 

design  cycle time  ==10days

how about 验证?verify?

 

 模块越往上(大’)验证花费的时间越来越大,但是design是相反的。

 

posted @ 2021-05-31 10:29  justkeen  阅读(824)  评论(0编辑  收藏  举报