System Verilog MCDF（二）

整形器的接口时序：

 

 reg，grant是维持了两个clk的。

chid ，length在发送数据期间不可以变化。

第一个data数据必须在start上升沿的同一个clk发送。

reg，grant两者之间至少相差一个clk。

grand表示自己的内存足够存储要求数据的长度的空间。表示的数据包能够接受。

data必须连续的发送，之间不能够有间隔。

end是在最后一个data的一开始就拉高。