摘要：
将时序逻辑和组合逻辑分开写这样，在时序逻辑"alwas @ (posedge sclk or negedge rst)"中使用非阻塞赋值(<=)在阻塞赋值时，在赋值前加上时延 #1，以在仿真时模拟真实电路的延时。在组合逻"alwas @(*)"辑中使用阻塞赋值(=) 阅读全文
摘要：
1Verilog中的延时Verilog没有和VHDL中类似的最小延时概念，所有的延时都由符号“#”来定义，如果没有这个符号就意味着没有延时，清单1中描述了一个有关延时的简单例子。清单1简单的延时wire#5Y=A&B;清单1中使用持续赋值语句描述了一个两输入端与门逻辑，并且在表达式前插入了5ns（#5）的延时，意义为Verilog仿真器会在5ns的延时后将A和B相与赋值给Y。通过这个例子可以看出，延时的插入只需要在原本的语句中加入“#”关键字即可，但在实际的使用中却经常产生错误，实际中的延时时间是由具体的硬件电路来决定的。使我们更深入的理解Verilog中的延时，更加关注描述的电路意义 阅读全文