[课堂小笔记] 计算机组成与结构

第二章 计算机的逻辑部件 / 加法器

> 第二/三节课 20200218/20

一、逻辑电路分类

1、组合逻辑电路

（非门的第二个图方框连接F处少了个圈）

2、时序逻辑电路

3、阵列逻辑电路

二、半加器

定义：不考虑进位的一位加法器。

输入：Xn, Yn，输出：Hn，逻辑函数：

三、一位全加器

定义：考虑进位的一位加法器

输入：Xn, Yn, Cn-1，输出：Fn, Cn，

逻辑函数：

四、串行进位全加器

五、超前进位加法器

 

 

第三章 运算方法和运算部件

> 第四节课 20200224 数的表示和转换

略

> 第五/六节课 20200225/27 带符号数的表示和转换

略

> 第七节课 20200302 定点数一位乘法

一、定点原码一位乘法

二、定点补码一位乘法

布斯公式

> 第八节课 20200303 定点数一位除法

略。

> 第九节课 20200305 浮点数运算

浮点数表示方法：N = M * 2 ^ E，M为尾数，一般为原码或补码；E为阶数，一般为移码或者补码。

移码是一种表示带符号数的编码。性质：

1、[X]移 = 2 ^ n + [X]补，即补码的符号位取反；

2、[X + Y]移 = 2 ^ n + [X]移 + [Y]移。

浮点数的加减法运算步骤：

1、对阶

2、尾数相加减

3、规格化

4、舍入

5、检查阶码是否溢出

 

> 第十节课 20200309/10 数据校验码

数据校验码：是指针对传输数据，具有发现其中错误或自动改正错误的编码及其编码方法。

奇偶校验码：是一种通过增加冗余位使得码字中"1"的个数恒为奇数或偶数的编码方法，它是一种检错码。

海明校验码：

*特指能够纠正一位错误并且发现2位错误的海明校验码

 

第五章 指令系统

> 第十二节课 20200312 指令系统

指令组成：操作码 + 地址码；

分类：零地址指令，一地址指令，二地址指令，多地址指令。

① 零地址指令：OP；无需操作数（NOP, HLT）或默认操作数（PUSH, GET）；

② 一地址指令：OP A；

③ 二地址指令：OP A1, A2；

④ 多地址指令。

寻址：参见https://www.cnblogs.com/jinkun113/p/12343867.html

RISC和CISC：RISC = Reduced Instruction Set Computer，精简指令集计算机。

 

第六章 中央处理器

> 第十五节课 20200319 控制器的组成

一、控制器的组成

1、控制器的组成

① 程序计数器：存放下一条指令地址；

② 指令寄存器：存放当前执行的指令（现在多使用指令队列，即多个指令寄存器）

③ 指令译码器； ④ 脉冲及启停线路； ⑤ 时序控制信号形成部件。

2、指令执行过程

典型的控制器实现方案：① 微程序控制器； ② 组合逻辑控制器。

指令细分（以加法为例）

“取指” -> "计算操作数地址" -> "取操作数" -> "加操作和送结果"

① 取指：从存储器取出指令送入指令寄存器，程序计数器+1；

PC→AB：指令地址送地址总线
M/-IO=1; W/-R=0：读出存储器内容放到数据总线上
DB→IR：将数据总线内容送指令寄存器
PC+1：程序计数器+1，为下一条指令取指做准备

② 计算操作数地址：在ALU中计算，并送入地址寄存器；

rs1→GR; (rs1)→ALU：rs1寄存器内容送ALU
disp→ALU：偏移量内容送ALU
+：向ALU发出加操作命令
ALU →AR：有效地址送地址寄存器

③ 取操作数：到存储器中取操作数；

AR→AB：地址寄存器内容送地址总线
M/-IO=1; W/-R=0：读出存储器内容放到数据总线上
DB→DR：将数据总线内容送数据寄存器

④ 加操作和送结果：执行加法运算，将求和结果送给指定寄存器；并根据运算结果设置标志位；

rs→GR; (rs)→ALU：rs寄存器内容送ALU
DR→ALU：数据寄存器内容送ALU
+：向ALU发出加操作命令
rd→GR; ALU →rd：ALU结果送rd寄存器，并设置标志位

 

> 第十六节课 20200323 微程序

二、微程序控制器工作原理

1、基本概念

将机器指令功能分解成若干个微操作（微命令），每个微操作对应一个或若干个控制信号。

每一组微操作的编码结果叫做微指令，每条微指令由一个或若干个微操作构成。

每一条机器指令对应一段由多条微指令构成微程序。

（已经不认识微字）

2、工作原理

用微指令的控制命令字段，来提供一条机器指令的一个执行步骤所需要的控制信号；

用微指令的下地址字段，来指令下一条微指令的地址。

3、构成

① 程序计数器； ② 指令寄存器； ③ 控制存储器； ④ 下址形成逻辑； ⑤ 微指令寄存器。

三、微程序设计技术

如何缩短微指令字长，减少微程序程度，提高微程序执行速度？

1、微指令控制字段编译方法

① 直接控制法； ② 字段直接编译法； ③ 字段间接编译法； ④ 常数源字段E。

2、后继微指令地址的形成方式

① 指令操作码译码产生（主要体现在取指中）；

② 由微指令下址字段产生：I. 增量与下址字段相结合；II. 多路转移方式；III. 微中断方式。

3、微指令格式

① 水平型微指令：1①②③；

② 垂直型微指令：设置操作码字段，控制信号由操作码字段译码产生。特点：不强调并行控制能力，执行速度慢。长度短，易于掌握。

 

> 第十七节课 20200324 组合逻辑控制器工作原理

四、组合逻辑控制器工作原理

1、构成

① 程序计数器； ② 指令寄存器； ③ 脉冲源、启停控制逻辑，节拍发生器； ④ 时序控制信号产生部件。

2、组合逻辑控制器和微程序的区别

 

> 第十八节课 20200326 并行计算技术

五、并行计算技术

1、概述

并行计算指同时使用多种计算资源通过相互协作解决计算问题的过程。

提高运算任务重各个层次的并行性强化系统性能始终是CPU技术发展的主线。它们有：

① 位级并行：通过提高数据总线DB宽度实现；

② 指令级并行：通过流水线技术和超标量技术实现；

③ 数据级并行：通过SIMD（单指令多数据流）技术实现；

④ 线程级并行：通过超线程技术实现；软硬件结合，需要CPU，芯片组，编译程序和OS的支持；

⑤ 任务级并行：通过多任务OS实现；软件技术；

> 表现形式

① 时间重叠技术：典型如流水线技术；

② 空间重叠技术：重复设置硬件资源，典型如超标量技术，多处理机技术；

③ 资源共享技术：典型如超现成技术，分时系统。

2、流水线技术

流水线，超流水线，超标量流水线：

 

> 影响效率的因素——相关

数据相关：当前指令执行依赖之前指令的结果；写后读，读后写，写后写；

控制相关：分支指令或其他需要改写程序计数器指向的指令；

结构相关：发生硬件资源冲突。

> 流水线性能的技术指标

吞吐率Tp：单位时间完成指令数；

加速比S：串行完成时间与流水线完成时间比；

利用率（效率）：每个流水线功能部件平均使用率。

> 阿姆达尔定律

Td为不可改进部分执行时间；

Te1为可改进部分改进前执行时间，Te2为改进后；

Tk为流水线方式完成总时间，Tk = Te2 + Td；T0为串行方式完成总时间，T0 = Te1 + Td；

Se为可改进部件加速比，Se = Te1 / Te2，Fe为可改进部件改进比，Fe = Te1 / T0。

则系统的加速比为：S = T0 / Tk = 1 / (1 - Fe + Fe / Se)

3、单指令多数据流SIMD技术

一个控制器控制多个运算器，同时对一组数据执行相同操作。

4、超线程技术

把一个物理芯片模拟成两个逻辑内核，使CPU能进行线程级并行计算，进而兼容多线程OS和软件，较少CPU闲置时间，提高运行效率。

5、乱序执行技术

允许多条指令不按规定的顺序分开发送给各相应电路单元处理的技术。

【例题】

解答：先明确之间的关系：计算8个浮点数的和，总共需要相加7次；对于每一次浮点加法，都需要3个步骤（流水段）。

首先我们将7次相加分别进行如下标记：

B1必须在A1和A2后执行，其他同理；对阶、尾数相加、规格化必须依次执行，故：

总共需要12T。

吞吐率：Tp = 7 / 12T；加速比：S = 12T / 21T = 3 / 7；效率：𝜼 = 7 / 12 * 100% ≈ 58.3%

 

第四章 主存储器

> 第十九节课 20200330 主存储器

一、主存简介

1、存储器分类

2、主要技术指标

1 bit = 1b, 1 byte = 8 bit = 8B, 1 word = 16 bit = 1W, 1 dword = 32bit.

表示方法：① 数字 + 字母：16KB, 256Mb;    ② 数字 × 单元位数：16K * 8, 256M * 1.

二、RAM 随机存储器

1、SRAM - 静态随机存储器

使用矩阵结构排列存储单元，通常用于 Cache 缓存

2、DRAM - 动态随机存储器

集成度更高，速度更慢，复杂度高，通常用于主存

四、组成与控制

1、容量扩展

① 位扩展（数据宽度）

② 字扩展（数量）

③ 字位扩展

2、存储器刷新

① 集中刷新    ② 分布式刷新

3、多体交叉存储器

① 低位交叉编址法    ② 高位交叉编址法

存取控制方法：① 同时访问    ② 交叉访问

 

第七章 存储系统

> 第二十二节课 20200407 存储系统

一、层次型存储系统

组成：Cache（解决存储速度和成本的矛盾），主存，虚拟存储器（解决容量和成本的矛盾）

二、高速缓冲存储器 Cache

1、基本结构

将Cache和主存划分为大小相等的块，Cache 块为实块，主存块为虚块，块是两者间交换信息的基本单位。

2、工作原理

首先访问 Cache：Cache 命中，直接访问，时间为 Tc；

不命中，则数据在主存中，需要访问主存，将其调入 Cache；

　　若 Cache 中有空闲块，则将主存块覆盖上，用时 Tm，然后 CPU 读写数据，用时 Tc；

　　没有空闲块，则按照某种规则从现有 Cache 块选定一块淘汰；

　　　　若该淘汰 Cache 块从未被修改过，则直接覆盖上去，用时 Tm + Tc；

　　　　若被修改过（Cache 的写一致性问题），则

　　　　　　先将淘汰块写回其在主存的映像块中，再将含有数据的主存块覆盖到淘汰 Cache 块，共计用时 2Tm + Tc。

因此，存储系统平均访问时间为：T = 𝜼Tc + (1 - 𝜼)(Tc + Tm) = Tc + (1 - 𝜼)Tm，𝜼 为 Cache 命中率。

3、地址映像

主存有 2 ^ n 个单元，主存分为 M = 2 ^ m 块，每块为 B = 2 ^ b 单元；

Cache 有 2 ^ k 个单元，主存分为 C = 2 ^ c 块，每块为 B = 2 ^ b 单元。

全相联映像：Cache 利用率更高，命中率更高，而标记的比较过程更长。

组相联映像：直接映像和全相联映像的结合——Cache的组与主存块直接，Cache组内块与主存块全相联。

4、替换算法

① 随机替换算法    ② 先进先出 FIFO 替换算法    ③ 近期最少使用 LRU 替换算法

6、多层次 Cache

① 指令 Cache 和数据 Cache    ② 多层次 Cache

三、虚拟存储器

四、相联存储器

五、存储保护

1、存储区域的保护：页表保护；键保护；环保护；

2、访问方式保护：读；写；执行；

3、用户：管理状态；目标状态。

用户权限 >= 访问方式权限 >= 资源权限

 

第八章 辅助存储系统

> 第二十五节课 20200414 辅助存储系统

一、技术指标

1、存储密度：单位面积/长度磁层表面能存储的二进制信息。

2、存储容量：格式化容量和非格式化容量。

3、误码率：磁表面存储数据的出错率。

4、寻址时间 ta：寻道时间 ts，磁头移动到目标到所需时间；等待时间 tw，确定磁道后所需扇区旋转至磁头下方所需时间。

5、数据传输率：磁盘在单位时间内和主机传送数据的字节数。

最好的搭配是平均寻址时间大致等于数据传输率。

二、磁记录原理和方式

1、磁记录原理

2、磁记录方式

磁记录方式是一种编码方式，分为直接记录和编码记录两种方式，编码记录又分为按位编码和成组编码。

① 直接记录：记录密度低，直接对 0 / 1 信息排序记录。包括：RZ, NRZ, NRZ1；

② 按位编码：给每一位 0 / 1 信息一位编码。包括：PM, FM, MFM；

③ 分组编码：给每一组 0 / 1 信息一组编码，再采用 NRZ1 记录。包括：GCR, RLL。

 

 

最流行的编码方式是 RLL（游程长度受限）码，记录密度为 PM（调频制）的 3 倍。

评价磁记录方式性能的指标：

① 编码效率：编码 1 位信息对应最大磁层状态翻转次数，RZ, FM, PM 为 50%，NRZ, NRZ1, MFM 为 100%；

② 自同步能力：从数据信号中直接提取同步信号的能力，可以用最小/最大磁化翻转间隔之比来衡量。RZ, FM, PM, MFM 有，NRZ, NRZ1 没有。

三、固态盘 SSD

1、介绍

SSD（Solid State Disk）是一种由半导体存储器作为基本存储介质制成的硬盘。绝大多数采用闪存（Flash Memory）作为存储介质，速度快，体积小，质量轻，能耗低，抗震。

2、闪存结构

一个闪存芯片有若干块（Block），一块有若干页（Page），页为最小写操作单位，通常 2 / 4 KB；擦除操作最小单位为 Block。

① I / O 接口：负责接受来自外部的读写请求，返回结果，例如 SATA, PCIe, M2；

② 控制器：负责管理闪存空间，完成读写请求。包括：处理器，缓冲区管理区，闪存存储器控制器；

③ FTL 闪存转换层；

④ 内置缓冲区；

⑤ NAND 闪存芯片。

 

第十章 输入输出系统

> 第二十七节课 20200420 输入输出系统

一、概述

包括输入输出设备与接口，实现主机与外部设备之间的数据传送，因为设备具有多样性：并行/串行，模拟/数字，输入/输出，高速/低速，同步/异步。

I / O 设备数据传送控制方式：

王阿姨给 10 个孩子每人 4 块水果糖，孩子们都要把糖吃完。

1、程序直接控制方式

王阿姨给孩子 A 一颗糖，看着他吃完，再给第二颗，如此循环；再给孩子 B 一颗糖，过程同 A。效率低下，孩子们吃糖时阿姨一直在等。

2、中断方式

王阿姨给每个孩子发一颗糖，让他们自己去吃，吃完了的举手，然后给他第二颗，以此类推。

CPU 响应中断请求后，暂停现行程序并保护现场，转入中断服务程序，完成 I / O 任务后，返回源程序继续执行。

3、DMA 方式

王阿姨给每个孩子发四颗糖让他们自己去吃。

数据交换不经过 CPU，直接在内存和外围设备间进行。

4、通道方式

把发糖的事交给刘阿姨负责，必要时才会过问。

通道是专用于 I / O 的处理器，实现对外围设备统一管理和数据传送，进一步减少 CPU 参与 I / O 过程。

5、外围处理机方式

把发糖的事交给发糖公司管理，这个公司不止为王阿姨服务，还有好多阿姨。每次发完糖会向阿姨报告。

二、中断输入输出方式

三、DMA 方式

DMA，Direct Memory Access，直接存储器访问。比中断方式效率更高。

四、通道

字节多路通道，数组多路通道，选择多路通道。

> 第二十八节课 20200423 总线

五、总线

1、定义

系统各模块之间传送信息的通路称为总线。

2、结构

根据总线数量，分为单总线结构，双总线结构，多总线结构。

3、分类

① 根据信号功能或类型划分：数据总线，地址总线，控制总线

② 根据相对于 CPU 位置划分：片内总线，片外总线

③ 根据总线层次结构划分：内部总线（USA, PIC 等），外部总线（USB 串行等）

4、组成

① 总线仲裁电路：分为集中式控制和分布式控制；

② 总线通信：分为同步通信和异步通信；

③ 出错处理

④ 总线驱动

5、特性

① 物理特性

② 功能特性

③ 电气特性

④ 时间特性

6、微机总线

① ISA 总线，Industrial Standard Architecture，工业标准总线；

② PCI 总线，Peripheral Component Interconnect，外围部件互连总线，同步且独立于 CPU 的局部总线，即插即用，突发访问；

③ PCIe 总线，PCI Express，新出现的一种串行传输总线技术，独立读写通道，效率高，带宽高，扩展性强。

 

The End.