2018年1月17日
FPGA时序优化
摘要： 1、面积换速度 这一点其实算不上是时序优化，而是总体的设计思路。例如乒乓设计，改大位宽降时钟频率这种设计思路； 2、使用时序逻辑设计 组合逻辑层级过多会引入较多延迟； 3、降低扇入扇出 例如计数器尽量用小位宽，如果是大位宽计数器建议拆成多级计数； if的判断条件尽量用小位宽，如果判断条件是cnt，考 阅读全文
posted @ 2018-01-17 15:46 Jiffy_Chen 阅读(527) 评论(0) 推荐(0) 编辑