摘要：DCLK 像素时钟 DE 视频有效信号 HS 行同步信号 VS 场同步信号 阅读全文

摘要：1、8b10b编码的目的是直流平衡 2、可以自己矫正01个数保持平衡的8b10b编码模块才是完整的 3、k码是为了自己能找到对齐的位置 4、两个非k码的10b数，前后不会组成一个k码（保证k码对齐正确） 阅读全文

摘要：1、面积换速度 这一点其实算不上是时序优化，而是总体的设计思路。例如乒乓设计，改大位宽降时钟频率这种设计思路； 2、使用时序逻辑设计 组合逻辑层级过多会引入较多延迟； 3、降低扇入扇出 例如计数器尽量用小位宽，如果是大位宽计数器建议拆成多级计数； if的判断条件尽量用小位宽，如果判断条件是cnt，考 阅读全文