afdg - 博客园

2018年11月5日

摘要：一：新建FPGA工程以前写过，不会的可以翻翻我以前的博客二：选择工具（Tools）里面的MegaWizard Plug-In Manager。三：选择第一个选项，然后点击Next。四：在左面找到Arithmetic,打开它，找到LPM_COUNTER；右边语... 阅读全文

posted @ 2018-11-05 22:21 afdg 阅读(985) 评论(0) 推荐(0) 编辑

2018年9月26日

摘要：正文参考《Verilog HDL那些事儿建模篇》而作。VGA分为VGA硬件接口和VGA协议。VGA硬件接口没什么。下面先介绍VGA协议。VGA 协议主要由 5 个输入信号组成：HSYNC Signal, VSYNC Signal, RGB Signal。说... 阅读全文

posted @ 2018-09-26 15:45 afdg 阅读(542) 评论(0) 推荐(0) 编辑

2018年9月17日

摘要：一、新建工程1、打开Quartus22、点击菜单栏中的“file”，选择“New Project Wizard"3、点击Next4、选择工程存储路径5、输入工程名字6、点击Next7、选择fpga类型和型号，根据自己的板子型号选择8、一路Next，直到fin... 阅读全文

posted @ 2018-09-17 22:03 afdg 阅读(2187) 评论(0) 推荐(0) 编辑

2018年9月16日

摘要：转载的原博客链接：https://blog.csdn.net/chengbozhe/article/details/47335391问题：文件的哈希值不在指定的目录文件中解决办法： 1、 Windows键+R→shutdown.exe /r /o /f /t... 阅读全文

posted @ 2018-09-16 09:49 afdg 阅读(1043) 评论(0) 推荐(0) 编辑

2018年9月11日

摘要： parameter 定义常量如：parameter a=2;wire 常用来表示单个门驱动或连续赋值语句驱动的网络型数据，assign引导的赋值语句中左侧目标信号的类型必须是wire型如wire[7:0] a,btri 表示多驱动的网络型数据r... 阅读全文

posted @ 2018-09-11 21:53 afdg 阅读(298) 评论(0) 推荐(0) 编辑

摘要： clc：清除命令窗口内的内容，即只清扫屏幕，但不清除内存中已存在的变量clf：擦除 Matlab 的当前图形窗口中的图形clear：清除内存中的指定变量或函数clear all：清除内存中所有的变量和函数zeros(m,n)：产生一个 mn 零矩阵zeros... 阅读全文

posted @ 2018-09-11 12:10 afdg 阅读(312) 评论(0) 推荐(0) 编辑

2018年9月9日

摘要：模块由两部分组成，一部分描述接口，另一部分描述逻辑功能（可以类比软件程序中的函数由数据加算法组成），逻辑功能定义输入怎么影响输出。1、模块端口定义module 模块名（口1，口2，口3，口4，……）；口1，口2，口3，口4，……表示模块的输入和输出名。引用模... 阅读全文

posted @ 2018-09-09 20:45 afdg 阅读(905) 评论(0) 推荐(0) 编辑