Verilog 关于用task仿真应注意的一个问题

　　最近在做verilog仿真的时候用到了task，但是我想用task来操作外部的一些变量时遇到了一些问题，搞了好久才的一解决。

      我的问题很简单，就类似于用task来生成一个时钟信号，而我的task里面的变量是按照我的正常的设想生成的一个时钟信号，但是当我通过task的端口将这个变量传输出去的时候总是遇到外部的与task对应管教链接的变量一直是个常量的问题，就是外部并没有按照task里面对应变量来翻转，后来在网上查阅资料才发现：task 和 function总是在task执行完毕之后才将值船体出去，这样我就不能按照我预想的那样用task来生成我想要的时钟信号，后来在老师的帮助下才的一解决，就是让task直接操作你module里面对应的变量，相当于全局变量的概念，这样我就不用在task里面声明新的变量而是直接操作外部的信号，在调用task的时候，task的参数列表直接空着就可以了……