摘要： 时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息。 状态机采用VerilogHDL语言编码，建议分为三个always段完成。 三段式建模描述FSM的状态机输出时，只需指定case敏感表为次态寄存器， 然后直接在每个次态的case分支中描 阅读全文

摘要： 在网上找的一个经典同步FIFO例子。 一、前言 FIFO (First-In-First-Out) 是一种先进先出的数据交互方式，在数字ASIC设计中常常被使用。FIFO按工作时钟域的不同又可以分为：同步FIFO和异步FIFO。 同步FIFO的写时钟和读时钟为同一个时钟，FIFO内部所有逻辑都是同步 阅读全文

摘要： 在SystemVerilog枚举类型中当使用logic进行声明时，注意logic为四态，所以当使用时如果声明时需要x、z态需要显式声明。 如果X或者Z赋值给枚举列表中的一个标签，下一个标签也必须被显式的赋值。试图由赋为X或者Z的标签的值加1来自动获得值是错误的。 一个枚举型只可以进行下列赋值： 示例 阅读全文