2019年3月22日

uvm_cmdline_processor

摘要： 无意中看到uvm_cmdline_processor，之前使用+UVM_TESTNAME也没深究，现在记录一下 内部调用脚本中的参数，通过使用uvm_cmdline_processor可以从脚本层级，从外部向仿真环境传递参数 get_arg_value( string match, ref stri 阅读全文

posted @ 2019-03-22 17:02 IC新手 阅读(1796) 评论(0) 推荐(0) 编辑

2018年12月4日

cadence help文件库调出指令 ：cdnshelp

摘要： cadence help文件库调出指令 ：cdnshelp 指令参数记录： Verilog 添加可编译文件后缀名 -vlog_ext +.h,.vh Verilog1995 添加可编译文件后缀名 -vlog95_ext +.h,.vh SystemVerilog 添加可编译文件后缀名 -sys_ex 阅读全文

posted @ 2018-12-04 10:41 IC新手 阅读(1823) 评论(0) 推荐(0) 编辑

2018年11月15日

设置开机自动运行vncserver

摘要： a. 在/etc/rc.d/rc.local文件中加入下面行 /etc/init.d/vncserver startb. 编辑/etc/sysconfig/vncservers VNCSERVERS="1:root" VNCSERVERARGS[1]="-geometry 1024x768" --配 阅读全文

posted @ 2018-11-15 10:08 IC新手 阅读(11280) 评论(0) 推荐(0) 编辑

2018年5月7日

Vector bit-select and part-select addressing verilog片选写法

摘要： 大端 m m[ a +: b ] == m[ (a+b-1) : a ] m[ a -: b ] == m[ a : (a-b+1) ] 小端 n n[ a +: b ] == n[ a : (a+b-1) ] n[ a -: b ] == n[ (a-b+1) : a ] 阅读全文

posted @ 2018-05-07 09:17 IC新手 阅读(1401) 评论(0) 推荐(0) 编辑

2018年3月5日

Verilog三段式状态机描述

摘要： 时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息。 状态机采用VerilogHDL语言编码，建议分为三个always段完成。 三段式建模描述FSM的状态机输出时，只需指定case敏感表为次态寄存器， 然后直接在每个次态的case分支中描 阅读全文

posted @ 2018-03-05 11:31 IC新手 阅读(6757) 评论(0) 推荐(2) 编辑

同步FIFO学习

摘要： 在网上找的一个经典同步FIFO例子。 一、前言 FIFO (First-In-First-Out) 是一种先进先出的数据交互方式，在数字ASIC设计中常常被使用。FIFO按工作时钟域的不同又可以分为：同步FIFO和异步FIFO。 同步FIFO的写时钟和读时钟为同一个时钟，FIFO内部所有逻辑都是同步 阅读全文

posted @ 2018-03-05 11:31 IC新手 阅读(7844) 评论(0) 推荐(3) 编辑

SystemVerilog中枚举类型注意事项

摘要： 在SystemVerilog枚举类型中当使用logic进行声明时，注意logic为四态，所以当使用时如果声明时需要x、z态需要显式声明。 如果X或者Z赋值给枚举列表中的一个标签，下一个标签也必须被显式的赋值。试图由赋为X或者Z的标签的值加1来自动获得值是错误的。 一个枚举型只可以进行下列赋值： 示例 阅读全文

posted @ 2018-03-05 11:30 IC新手 阅读(6791) 评论(0) 推荐(0) 编辑

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