关于quartus调用modelsim仿真问题

本来感觉这是个特别low的话题，但是好久不用有的工具自己难免会忘记，今天写出来权当作为一个教训吧。

话不多说，直接上图。

首先需要设置你需要仿真的顶层文件，如何设置呢？在file文件栏下右击文件选择set as Top-level Entity，然后切换到Hierarchy栏即可看到设置的顶层文件。

tb我相信大家都会写，这里不再赘述，这里需要说以下如何添加激励模块，首先点击工具栏Assignment，选择setings,出现如下界面

选择simulation会出现如下界面

我这边是已经设置好的，没有设置的话首先需要进行如下设置：点击Tool name 在弹出工具中选择Modelsim-Altera，在Format for output nelist栏根据自己的顶层文件选择语言，一般有三种:Verilog、vhdl、System verilog。Time scale默认为1ps不用改动，然后选中compiles test bench 点击Test Benches选中你写的激励模块，完成后点击ok即可。

好到这一步quartus任务已经完成，剩下的交给modelsim。下面进行modelsim路径设置。

点击Tool，点击options会出现如下界面

在该界面选择EDA Tool options会出现如下界面：

选择Model -altera工具，路径很简单点击modelsim在其属性中将其位置复制即可，但是这里可能还会出现一些问题，有的人路径设置成功了，在Quartus中调用modelsim仿真时依然会提示路径问题，很简单，在路径的后面加反斜杠即可。

之后点击ok完成。