摘要： 最近在调试一个LVDS的屏显功能，涉及到了一些LVDS的东东，简单地整理如下，后续会再补充。 （1）对于altera FPGA（CYCLONE III） 1、对于作为LVDS传输的BANK必须接2.5V的VCCIO； 2、左右BANK（即1/2/5/6 BANK）的LVDS发送差分对信号无需外接匹配 阅读全文