摘要:
《PCIE基础知识+vivado IP core设置》 https://blog.csdn.net/eagle217/article/details/81736822 《一步一步开始FPGA逻辑设计 - 高速接口之PCIe》五星 https://blog.csdn.net/eagle217/arti 阅读全文
摘要:
最近遇到一个现象,以前可以编译通过的工程,修改之后发现Synthesis编译报错,而且没有给出error信息,以前也出现过无故place 失败但是没有给出error信息的现象,查看错误日志输出文件,出现# # An unexpected error has occurred (EXCEPTION_A 阅读全文
摘要:
摘要: 这一章开始主要介绍 XILINX FPGA PICE IP XDMA IP的使用。XDMA IP使用部分教程分LINUX 篇和WINDOWS篇两个部分。通过实战,面向应用,提供给大家 XILINX FPGA PCIE 应用解决方案。 软件版本:VIVADO2017.4 操作系统:WIN7/W 阅读全文
摘要:
转载:https://zhuanlan.zhihu.com/p/139656925 前言 之前主要都在做FPGA算法层面的东西,最近觉得对于接口方面的知识比较欠缺,打算以PCI-E为例来系统的学习一下接口方面的知识。 PCI-E全称PCI Express,是一种高速总线技术。各种PCI-E设备通过P 阅读全文
摘要:
目录篇地址为:http://blog.chinaaet.com/justlxy/p/5100053481 Completions Completions的TLP Header的格式如下图所示: 这里来解释一下Completion Status Codes · 000b (SC) Successful 阅读全文
摘要:
转载地址:http://blog.chinaaet.com/justlxy/p/5100057782 前面的文章提到过,PCI总线中定义两个边带信号(PERR#和SERR#)来处理总线错误。其中PERR#主要对应的是普通数据奇偶校检错误(Parity Error),而SERR#主要对应的是系统错误( 阅读全文
摘要:
转载地址:http://blog.chinaaet.com/justlxy/p/5100057799 这篇文章主要介绍事务(Transaction)错误、链路流量控制(Link Flow Control)相关的错误、异常的TLP(Malformed TLP)以及内部错误(Internal Error 阅读全文
摘要:
报错如下 [Drc 23-20] Rule violation (NSTD-1) Unspecified I/O Standard - 4 out of 142 logical ports use I/O standard (IOSTANDARD) value 'DEFAULT', instead 阅读全文
摘要:
连接:https://blog.csdn.net/u014586651/article/details/103826967#comments 阅读全文
摘要:
1、更新vivado的仿真库(data/secureip和verilog和vhdl文件夹)至最新的vivado库和生成IP的版本匹配; 2、vcs编译脚本里面把仿真库地址指向匹配的仿真库版本; 3、vcs编译选项添加system verilog的编译选线:-lca +verilog2001ext+. 阅读全文