xilinx FPGA普通IO作PLL时钟输入
摘要：
在xilinx ZC7020的片子上做的实验;[结论]普通IO不能直接作PLL的时钟输入,专用时钟管脚可以;普通IO可以通过BUFG再连到PLL的时钟输入上,但要修改PLL的设置 input clk的选项中要选择"No Buffer";具体内部布局分配可以通过 Xilinx的FPGA Editor来查看,ZYNQ的时钟管理也和之前的片子略有不同,之后在另一篇介绍,相关文档 [Demo1] 1 // demo1 two bufg connect 2 3 module iobuf( 4 5 input clk, 6 7 input rst, 8 9 output led1... 阅读全文
posted @ 2014-01-27 17:20 James110 阅读(19961) 评论(0) 推荐(0) 编辑
