2015年5月8日
VHDL与Verilog的混合设计
摘要： VHDL调用Verilog模块的时候，要在实例化模块前，加上“verilogmodelGM： ”VHDL调用verlogverilog module：module m(a,b,c);input a,b;output c;...endmodule调用如下：compoent mport( a:... 阅读全文
posted @ 2015-05-08 09:42 ChinaFPGA 阅读(6234) 评论(0) 推荐(0) 编辑