2010年11月10日
仿真时要注意timescale
摘要： 今天在FPGA中加入模块dcm，用Xilinx的CORE Generator产生模块dcm_loc，然后把相应的vhd文件加入工程中，打算用modelsim仿真一下。没想到在run时竟然会出现错误：[代码]一时不知道怎么回事。请教公司的高手过来解决，结果他看了半天也不知道怎么回事。然后就把他自己电脑用modelsim6.2i仿真成功的一个模块发给我，但是到我自己的电脑上，modelsim6.5仍然... 阅读全文
posted @ 2010-11-10 11:05 楼心月 阅读(7041) 评论(2) 推荐(1) 编辑