S3C2440时钟设置详解
摘要：
S3C2440A中的时钟控制逻辑可以产生必须的时钟信号，包括CPU的FCLK，AHB总线外设的HCLK以及APB总线外设的PCLK。S3C2440A包含两个锁相环（PLL）：一个提供给FCLK、HCLK和PCLK，另一个专用于USB模块（48MHz）。时钟控制逻辑可以不使用PLL来减慢时钟，并且可以由软件连接或断开各外设模块的时钟，以降低功耗。 S3C2440A的主时钟源由外部时钟（EXTCLK）或者外部晶振（XTIPll）提供，输入时钟源由模式控制引脚OM3和OM2控制选择，在复位信号的上升沿参考OM3和OM2的引脚将OM[3:2]的状态在内部锁定，如图1所示图1 引导启动时的时钟源选择选. 阅读全文
posted @ 2011-03-01 17:18 idle_man 阅读(5957) 评论(0) 推荐(2) 编辑
