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摘要： 关键路径 关键路径通常是指同步逻辑电路中，组合逻辑时延最大的路径（这里我认为还需要加上布线的延迟），也就是说关键路径是对设计性能起决定性影响的时序路径。对关键路径进行时序优化，可以直接提高设计性能。对同步逻辑来说，常用的时序优化方法包括 Pipeline、Retiming、逻辑复制、加法/乘法树、关 阅读全文

摘要： 1毛刺产生的原因 竞争与冒险： 有两种情况会产生竞争：门电路两个输入信号同时向相反的逻辑电平跳变或同一信号经不同路径到达终点的时间有先有后的现象。 例1：信号 A、B 不可能突变，需要经历一段极短的过渡时间。而门电路的传输时间也各不相同，故当A、B同时改变状态时可能在输出端产生虚假信号。 例2：同一 阅读全文

摘要： advanced low power techniques Mult-Voltage 多电压域 MTCMOS Pwr gating 电压域可关断 MV&pwr Gating 关断的同时可保存数据 Low-VDD ，闲时可切换低电压运行 Dynamic or Adaptive DVS 电压频率动态调节 阅读全文

摘要： 功耗和能耗基础 一个具有最小延迟的电路通常消耗过高的能量； 一个具有最小能量的电路通常难以接受的延迟； 通常给能量和延迟相同的权重，使用能量-延迟积作为设计的评价指标，同时也可对其赋予不同的权重。 2. 功耗来源 在 CMOS 电路中，动态功耗和静态功耗是电路总功耗的两大主要来源。 其中，动态功耗是 阅读全文

摘要： 转载： https://www.cnblogs.com/IClearner/p/6912455.html RTL级低功耗设计 前面介绍了系统级的低功耗设计，换句话说就是在系统级降低功耗可以考虑的方面。系统级的低功耗设计，主要是由系统级设计、具有丰富经验的人员实现，虽然还轮不到我们设计，我们了解一下还 阅读全文

摘要： 转载 ：https://www.cnblogs.com/IClearner/p/6903204.html 1.系统与架构级低功耗设计 系统与架构层次的低功耗设计，可以节省70%以上的功耗。这个层次上的设计往往是由系统和架构设计人员进行的，这些人员往往是有着丰富经验的设计人员。他们制定了低功耗设计方案 阅读全文

摘要： 转载 http://www.cnblogs.com/IClearner/； 因为学习了其他方面的知识，耽搁了更新。今天我们就聊聊跨时钟域中的数据信号传输的问题。主要内容预览： ·使用握手信号进行跨时钟域的数据传输 ·FIFO的介绍 ·在进行FIFO的RTL设计前的问题 ·FIFO的RTL设计(与仿真 阅读全文

摘要： 转载：http://www.cnblogs.com/IClearner/p/6485389.html ； 最近我整理了一下跨时钟域设计的一些知识，一方面这与亚稳态有关系，承接前面讲到的内容，一方面当做复习吧。主要内容主要是是围绕跨时钟域展开的，主要内容概览： ·跨时钟域与亚稳态 ·跨同步时钟的控制信 阅读全文

摘要： 关于有限状态机中常用的三种编码方式各自的优缺点 二进制编码： 优点：每次加一，编码方式简单；压缩编码，使用寄存器少 缺点：翻转次数多，功耗大；易出现毛刺；状态跳转需要组合逻辑多； 格雷码： 优点：每次变化一位，毛刺少功耗低；压缩编码，使用寄存器少； 缺点：编码方式复杂；状态跳转需要组合逻辑多（比较器 阅读全文